CN206835081U - 具有认知无线电频谱感知功能的高速跳频收发信机 - Google Patents

Abstract

本实用新型公开了具有认知无线电频谱感知功能的高速跳频收发信机，包括感知端模块、跳频发射机模块、跳频接收机模块；感知端模块建立控制信道用于跳频发射机模块与跳频接收机模块之间的信息交互。本实用新型采用软件无线电体系结构，通过以数字信号处理器为中心的通用硬件平台及相关软件来实现，高速跳频收发信机硬件主要采用FPGA+DSP架构，高速跳频收发信机通过频谱感知模块感知各自所处位置的跳频频率使用状况，跳频收发信机对跳频频率频谱和干扰情况进行分析和计算，并通过决策得出最优的工作频率，然后通过控制信道进行分发，从而使各跳频收发信机在同一频段以同样的通信方式进行通信。

Description

具有认知无线电频谱感知功能的高速跳频收发信机

技术领域

本实用新型涉及无线通信技术领域，尤其涉及一种具有认知无线电频谱感知功能的高速跳频收发信机。

背景技术

近年来，随着无线通信业务的持续增长，频谱资源稀缺成为一个难以回避的问题,无线通信的发展面临着前所未有的挑战。然而,频谱资源并不是真的稀缺。如今的无线电频谱资源一般是由政府统一授权分配使用，这种固定的频谱分配管理方式常常会造成问题。例如某些授权频段已被某些应用所占用但却未被使用；而另一些频段则使用过于密集。认知无线电技术中的动态频谱接入技术有效地缓解了这一问题。它通过感知时域、频域、空间域、码域的频谱环境，自动搜寻已授权频段的空闲频谱并动态接入使用进行通信，达到提高现有频谱利用率的目的。基于此，现研究一种具有认知无线电频谱感知功能的高速跳频收发信机，使得各跳频收发信机在同一频段以同样的通信方式进行通信。

实用新型内容

本实用新型的目的在于克服现有技术的不足，提供了一种具有认知无线电频谱感知功能的高速跳频收发信机。

本实用新型是通过以下技术方案实现的：一种具有认知无线电频谱感知功能的高速跳频收发信机，包括感知端模块、跳频发射机模块、跳频接收机模块；所述感知端模块建立控制信道用于跳频发射机模块与跳频接收机模块之间的信 息交互。

作为本实用新型的优选方式之一，所述感知端模块包括依次相连的多频带的射频前端、信号处理单元以及与PC机的传输接口。

作为本实用新型的优选方式之一，所述多频带的射频前端为宽带且频段可调的设备，其包括依次相连的宽频段天线、带通滤波器、低噪声放大器、衰减控制器。

作为本实用新型的优选方式之一，所述信号处理单元为低功耗可重配置的基带数字信号处理器，其包括16位的高速模数转换器以及与之相连的FPGA数据处理模块。

作为本实用新型的优选方式之一，所述与PC机的传输接口包括PXI9054芯片以及它控制的PCI接口与相应的配套电路。

作为本实用新型的优选方式之一，所述跳频发射机模块包括基带信息处理和中频处理，所述基带信息处理工作于DSP芯片内部，其依次包括跳频序列的产生、数据软扩频、跳频频率产生、数据成帧、信道编码、交织工作流程，并通过扩频码、跳频频率、射频发送数据与FPGA进行交互工作；所述中频处理工作于FPGA内部，包括对与DSP交互的寄存器进行控制、GMSK基带调制、脉冲成形、跳频控制、DAC芯片AD9858的控制加载。

作为本实用新型的优选方式之一，所述跳频接收机模块采用软件无线电通用硬件平台，FPGA+ADC的工作模式，所述ADC采用的是ADS6148芯片，其具有14bit模数转换能力，所述FPGA将经ADC采样后的信号进行数字下变频、MSK解调、跳频同步以及数据解扩、数据存储处理，处理后的数据汇入DSP中；所述跳频同步包括跳频粗同步与跳频精同步。

作为本实用新型的优选方式之一，所述跳频粗同步采用序列匹配的方式实 现，其包括以下步骤流程：

(1)采用双路四个扩频码守候的方式设计；

(2)输入信号送入系统后，进行两路数字下变频运算，每一路守候在一个频点之上，后面的数字相关模块并行守候四组不同的同步码；

(3)数字相关之后增加粗同步统计模块对前面的数字相关结果进行统计，并设立相关的阈值；

(4)当达到系统要求的阈值后则系统粗同步成功。

作为本实用新型的优选方式之一，所述跳频精同步采用匹配滤波器中的波形匹配的方式，所述跳频精同步在FPGA的实现步骤包括：

(1)对输入数据进行移位操作，每40ns移入一组全新数据；

(2)对输入数据进行5种相位下进行匹配滤波运算；

(3)在上述5组运算值中找出最大值；

(4)将最大值所对应的相位点定位系统数据区的最佳采样时刻；

(5)状态机清零，回到基准状态等待下一次同步。

作为本实用新型的优选方式之一，还包括跳频接收状态机控制，所述跳频接收状态机控制用于协调跳频粗同步以及跳频精同步的运行，其包括以下控制方法步骤：

(1)当上电初始化结束后，系统经过自检并进行状态判断本时隙的工作时隙状态如果为跳频接收时隙则自动进入粗同步等待状态，在粗同步状态中，主要是完成跳频工作频点的加载、扩频码的加载等工作，例如本系统的粗同步采用的是双路守候四组扩频码的结构，则在粗同步状态就会根据DSP加载好的扩频码进行逐一加载，从而使跳频收信机正常工作在粗同步状态；

(2)一旦跳频收信机粗同步成功，粗同步模块会给出粗同步的具体位置， 从而在控制模块内起始计时模块，根据计时模块的延时能够准确的找到精同步头的位置，相对误差在一个码元周期200ns之内，在延时等待期间，精同步守候状态会逐一加载精同步跳频频率以及精同步扩频码等相关选项；

(3)精同步状态中，通过波形匹配滤波器的设计找出最佳采样点后，系统再次启动计时模块，将经过精同步后的最佳采样点作为系统数据解扩接收的最佳采样点，并以此进行延时，精同步失败后，直接退回到粗同步状态等待下次粗同步到来再次进行跳频同步；

(4)精同步之后通过延时，找到数据起始位置，并开始数据解扩存储，解扩的数量根据DSP传送过来的数据跳的个数决定，当解扩数量达到该数目之后，就从新转入跳频粗同步状态，等待下一次的跳频同步。

本实用新型相比现有技术的优点在于：本实用新型采用软件无线电体系结构，通过以数字信号处理器为中心的通用硬件平台及相关软件来实现，高速跳频收发信机硬件主要采用FPGA+DSP架构，高速跳频收发信机通过频谱感知模块感知各自所处位置的跳频频率使用状况，然后在高速跳频收发信机之间建立一条高可靠性的控制信道，用于各个收发信机跳频频率信息的交互，跳频收发信机对跳频频率频谱和干扰情况进行分析和计算，并通过决策得出最优的工作频率，然后通过控制信道进行分发，从而使各跳频收发信机在同一频段以同样的通信方式进行通信。

附图说明

图1是本实用新型的实现框图；

图2是本实用新型的感知端模块结构框图；

图3是本实用新型的跳频发射机工作流程框图；

图4是本实用新型的跳频接收机模块框图；

图5是本实用新型的跳频粗同步模块原理图。

具体实施方式

下面对本实用新型的实施例作详细说明，本实施例在以本实用新型技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本实用新型的保护范围不限于下述的实施例。

如图1、图2：一种具有认知无线电频谱感知功能的高速跳频收发信机，包括感知端模块、跳频发射机模块、跳频接收机模块；所述感知端模块建立控制信道用于跳频发射机模块与跳频接收机模块之间的信息交互，所述感知端模块包括依次相连的多频带的射频前端、信号处理单元以及与PC机的传输接口，所述多频带的射频前端为宽带且频段可调的设备，其包括依次相连的宽频段天线、带通滤波器、低噪声放大器、衰减控制器，所述信号处理单元为低功耗可重配置的基带数字信号处理器，其包括16位的高速模数转换器以及与之相连的FPGA数据处理模块，所述与PC机的传输接口包括PXI9054芯片以及它控制的PCI接口与相应的配套电路，主要功能是对收发信机所处电磁环境进行跳频频率的频谱感知，并通过DSP2专用处理器完成相关信号处理。

如图3，所述跳频发射机模块包括基带信息处理和中频处理，所述基带信息处理工作于DSP芯片内部，其依次包括跳频序列的产生、数据软扩频、跳频频率产生、数据成帧、信道编码、交织工作流程，并通过扩频码、跳频频率、射频发送数据与FPGA进行交互工作；所述中频处理工作于FPGA内部，包括对与DSP交互的寄存器进行控制、MSK基带调制、脉冲成形、跳频控制、DAC芯片AD9858的控制加载。

如图4，所述跳频接收机模块采用软件无线电通用硬件平台，FPGA+ADC的工作模式，所述ADC采用的是ADS6148芯片，其具有14bit模数转换能力，所述FPGA将经ADC采样后的信号进行数字下变频、MSK解调、跳频同步以及数据解扩、数据存储处理，处理后的数据汇入DSP中；所述跳频同步包括跳频粗同步与跳频精同步，

数字下变频：对于接收端而言，由于跳频系统带宽的限制，ADC的采样速率设置为200MSPS，如果直接按照这样高的数据速率对采样后的数据进行数字信号处理，无疑对FPGA内部的资源以及设计都提出了极高的要求，因此在ADC采样后进行数字下变频，在确保通带内信号质量的同时降低信号的数据速率；

MSK解调：对于数字下变频之后的数据，其通带内的信号频谱非常纯净，此时就可以进行数据解调了，MSK解调完成跳频信号的差分解调；

跳频同步模块：对于整个跳频收信机而言，最为核心关键的模块即为跳频同步模块，本设计中将跳频同步分为跳频粗同步以及跳频精同步，粗同步完成跳频同步码的捕获、跟踪将同步精度调整到一个码元周期200ns内，经过延时之后进行跳频精同步，精同步通过对模拟数值进行相关运算，从而确定最佳采样时刻，将采样精度提升至50ns以内；

数据解扩：由于跳频发信机发送的数据是经过DSP软扩频之后的32bit数据，因此在接收端确立最佳采样点之后要对数据进行解扩处理，在解扩的过程中可以获取相应的扩频增益。

如图5，所述跳频粗同步采用序列匹配的方式实现，其包括以下步骤流程：

(1)采用双路四个扩频码守候的方式设计；

(2)输入信号送入系统后，进行两路数字下变频运算，每一路守候在一个频点之上，后面的数字相关模块并行守候四组不同的同步码；

(3)数字相关之后增加粗同步统计模块对前面的数字相关结果进行统计，并设立相关的阈值；

(4)当达到系统要求的阈值后则系统粗同步成功。

跳频粗同步系统设计的特殊性即在粗同步之后还有精同步调整最佳采样点的缘故，粗同步只要求完成对同步头的捕获，只是对同步速度提出了要求而对精度要求并不是很高，对于本系统而言只是找到同步起始位置即控制在一个码元周期内即可，因此系统的粗同步方案采用序列匹配(数字相关)的方式实现。本系统在设计时，采用双路四个扩频码守候的方式设计。

所述跳频精同步采用匹配滤波器中的波形匹配的方式，所述跳频精同步在FPGA的实现步骤包括：

(1)对输入数据进行移位操作，每40ns移入一组全新数据；

(2)对输入数据进行5种相位下进行匹配滤波运算；

(3)在上述5组运算值中找出最大值；

(4)将最大值所对应的相位点定位系统数据区的最佳采样时刻；

(5)状态机清零，回到基准状态等待下一次同步。

作为本实用新型的优选方式之一，还包括跳频接收状态机控制，所述跳频接收状态机控制用于协调跳频粗同步以及跳频精同步的运行，其包括以下控制方法步骤：

(1)当上电初始化结束后，系统经过自检并进行状态判断本时隙的工作时隙状态如果为跳频接收时隙则自动进入粗同步等待状态，在粗同步状态中，主要是完成跳频工作频点的加载、扩频码的加载等工作，例如本系统的粗同步采用的是双路守候四组扩频码的结构，则在粗同步状态就会根据DSP加载好的扩频码进行逐一加载，从而使跳频收信机正常工作在粗同步状态；

(2)一旦跳频收信机粗同步成功，粗同步模块会给出粗同步的具体位置，从而在控制模块内起始计时模块，根据计时模块的延时能够准确的找到精同步头的位置，相对误差在一个码元周期200ns之内，在延时等待期间，精同步守候状态会逐一加载精同步跳频频率以及精同步扩频码等相关选项；

(3)精同步状态中，通过波形匹配滤波器的设计找出最佳采样点后，系统再次启动计时模块，将经过精同步后的最佳采样点作为系统数据解扩接收的最佳采样点，并以此进行延时，精同步失败后，直接退回到粗同步状态等待下次粗同步到来再次进行跳频同步；

(4)精同步之后通过延时，找到数据起始位置，并开始数据解扩存储，解扩的数量根据DSP传送过来的数据跳的个数决定，当解扩数量达到该数目之后，就从新转入跳频粗同步状态，等待下一次的跳频同步。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种具有认知无线电频谱感知功能的高速跳频收发信机，其特征在于，包括感知端模块、跳频发射机模块、跳频接收机模块；所述感知端模块建立控制信道用于跳频发射机模块与跳频接收机模块之间的信息交互。

2.根据权利要求1所述的具有认知无线电频谱感知功能的高速跳频收发信机，其特征在于，所述感知端模块包括依次相连的多频带的射频前端、信号处理单元以及与PC机的传输接口。

3.根据权利要求2所述的具有认知无线电频谱感知功能的高速跳频收发信机，其特征在于，所述多频带的射频前端为宽带且频段可调的设备，其包括依次相连的宽频段天线、带通滤波器、低噪声放大器、衰减控制器。

4.根据权利要求2所述的具有认知无线电频谱感知功能的高速跳频收发信机，其特征在于，所述信号处理单元为低功耗可重配置的基带数字信号处理器，其包括16位的高速模数转换器以及与之相连的FPGA数据处理模块。

5.根据权利要求2所述的具有认知无线电频谱感知功能的高速跳频收发信机，其特征在于，所述与PC机的传输接口包括PXI9054芯片以及它控制的PCI接口与相应的配套电路。

6.根据权利要求1所述的具有认知无线电频谱感知功能的高速跳频收发信机，其特征在于，所述跳频发射机模块包括基带信息处理和中频处理，所述基带信息处理工作于DSP芯片内部，其依次包括跳频序列的产生、数据软扩频、跳频频率产生、数据成帧、信道编码、交织工作流程，并通过扩频码、跳频频率、射频发送数据与FPGA进行交互工作；所述中频处理工作于FPGA内部，包括对与DSP交互的寄存器进行控制、MSK基带调制、脉冲成形、跳频控制、DAC芯片AD9858的控制加载。

7.根据权利要求1所述的具有认知无线电频谱感知功能的高速跳频收发信 机，其特征在于，所述跳频接收机模块采用软件无线电通用硬件平台，FPGA+ADC的工作模式，所述ADC采用的是ADS6148芯片，其具有14bit模数转换能力，所述FPGA将经ADC采样后的信号进行数字下变频、MSK解调、跳频同步以及数据解扩、数据存储处理，处理后的数据汇入DSP中；所述跳频同步包括跳频粗同步与跳频精同步。

8.根据权利要求7所述的具有认知无线电频谱感知功能的高速跳频收发信机，其特征在于，所述FPGA的型号为EP3C55F。