CN113472389B - 一种基于fpga的低延时、可配置无线快速跳频系统 - Google Patents

Abstract

本发明涉及一种基于FPGA的低延时、可配置无线快速跳频系统，包括上位机软件模块、基带处理模块、射频收发模块以及天线；所述基带处理模块包括FPGA以及与FPGA相连的FLASH芯片、数模转换模块、模数转换模块和接口模块，上位机软件模块与FPGA连接以实现对基带处理模块的参数配置，数模转换模块连接至射频收发处理模块的输入端，模数转换模块的输入端连接至射频收发处理模块的输出端，射频收发处理模块与天线相连，接口模块用于与本端测发控系统控制板连接。本发明能够实现测发控系统控制指令和数据的无电缆实时传输，高速跳频能够保障无线数据不被干扰和截获，还能实现主/从无线传输模块的参数配置，使系统具备互换性和灵活操作的能力。

Description

一种基于FPGA的低延时、可配置无线快速跳频系统

技术领域

本发明属于无线通信技术领域，具体涉及一种基于FPGA的低延时、可配置无线快速跳频系统。

背景技术

目前测发控系统的数据和控制指令都是通过电缆进行传输，电缆的检修和铺设对于测发控系统来说是一件很浪费精力和时间的事，为解决这种这个问题，国内使用无线通信系统代替原来的电缆传输数据和控制指令，但是目前用与测发控系统的无线通信系统仍然存在以下问题和缺陷：(1)目前测发控系统中采用的无线通信系统延时较大，影响测发控系统的灵敏度，从而很可能影响发射任务；(2)不具备快速跳频功能，发送的数据信息很容易被干扰和截获；(3)系统的参数无法进行灵活修改。

发明内容

本发明的目的是提供一种基于FPGA的低延时无线快速跳频系统，使得测发控系统能够无缆传输控制指令和数据，本系统设计延时很低，使得类似紧急断电等这种优先级别较高的控制指令能够严格按时被主系统接收到，同时快速跳频系统能够使得控制指令和数据传输不被干扰和截获，用户可以根据需要通过上位机对发射功率、频带范围、密钥和频表号等信息进行自由配置。

本发明的目的及解决其技术问题是采用以下技术方案来实现。依据本发明提出的一种基于FPGA的低延时、可配置无线快速跳频系统，包括：上位机软件模块、基带处理模块、射频收发模块以及天线；

所述基带处理模块包括FPGA以及分别与FPGA相连的FLASH芯片、数模转换模块、模数转换模块和接口模块，上位机软件模块通过与FPGA连接以实现对基带处理模块的参数配置，数模转换模块的输出端连接至所述射频收发处理模块的输入端，模数转换模块的输入端连接至射频收发处理模块的输出端，射频收发处理模块与天线相连，接口模块用于与本端测发控系统控制板连接；

进行发射链路业务时，来自本端测发控系统控制板的数据信号通过接口模块被送到FPGA进行信号跳频处理从而得到跳频信号，经过处理后所得的跳频信号通过数模转换模块进行数模转换从而变换为模拟信号，然后该模拟信号经过射频收发处理模块的处理后通过天线发送至对端无线装置；

进行接收链路业务时，天线接收无线数据信号并送至射频收发处理模块进行处理，经过处理后的数据信号送至模数转换模块进行模数转换从而变换为数字信号，该数字信号被送至FPGA中进行跳频同步处理，处理后的数据信号经接口模块传递至本端测发控系统控制板。

进一步的，所述接口模块采用RS422接口芯片。

进一步的，所述FPGA包括依次连接的填充模块、加密模块、基带加扰模块、RS编码模块、组帧模块、差分编码模块、DQPSK调制模块、成形滤波模块及数字跳频模块；进行发射链路业务时，数据信号通过RS422接口芯片输入至FPGA，数据信号依次经过填充模块、加密模块、基带加扰模块、RS编码模块、组帧模块、差分编码模块、DQPSK调制模块、成形滤波模块及数字跳频模块的处理后输出跳频信号至数模转换模块；

所述FPGA还包括依次连接的DDC模块、匹配滤波模块、跳频同步模块、DQPSK解调模块、RS译码模块、基带解扰模块及解密模块；进行接收链路业务时，来自模数转换模块的数据信号依次经过DDC模块、匹配滤波模块、跳频同步模块、DQPSK解调模块、RS译码模块、基带解扰模块及解密模块处理后通过RS422接口芯片发送至本端测发控系统控制板。

进一步的，所述跳频同步模块在进行跳频同步的处理过程中包括初始跳频同步和业务时隙同步。

进一步的，所述基带处理模块、射频收发模块以及天线组成无线传输模块，初始跳频同步根据无线传输模块是主无线传输模块还是从无线传输模块进行不同的初始跳频同步步骤；

为从无线传输模块时，初始跳频同步的步骤包括：

慢扫频，捕获时隙0的A CODE；

解调译码B CODE，CRC校验；

译码正确，CRC通过，得到TOD，完成跳频同步，其中TOD为时间信息；

转入跳频同步跟踪，捕获每个超帧时隙0时的A CODE，维持跟踪；

为主无线传输模块时，初始跳频同步的步骤包括：

正常扫频，捕获时隙1的A CODE；

捕获上，则完成跳频同步；

转入跳频同步跟踪，捕获每个超帧时隙1的A CODE，维持跟踪。

进一步的，在完成初始跳频同步之后，进行业务时隙同步，业务时隙同步对数据进行符号同步、载波同步，然后数据由跳频同步模块输出至DQPSK解调模块。

进一步的，射频收发模块包括发射信道和接收信道，

发射信道包括与数模转换模块输出端相连的收发开关，收发开关的输出端依次通过第一放大器、第一滤波器、高隔离度射频开关、功率放大器、公共端收发开关、公共端滤波器后与天线的输入端相连；发射信道工作时，来自数模转换模块的150MHz～390MHz跳频信号首先经过收发开关选通发射信道，然后经过第一放大器、第一滤波器的放大滤波处理后，再经高隔离度射频开关选通后级电路，经功率放大器将信号放大，最后通过公共端收发开关、公共端滤波器后输出150MHz～390MHz的跳频信号至天线；

接收信道包括与天线的输出端相连的公共端滤波器，公共端滤波器的输出依次通过公共端收发开关、低噪声放大器、第二滤波器、第二放大器、混频器、声表滤波器、AGC放大器后与模数转换模块的输入端相连，其中混频器的输入端还与DDS本振源连接；接收信道工作时，天线接收到的150MHz～390MHz跳频信号首先经过公共端滤波器滤波，再经公共端收发开关选通接收信道，选通的150MHZ-320MHZ跳频信号经低噪声放大器放大、第二滤波器滤除带外干扰信号后，再与DDS本振源输出的220MHz～390MHz通过混频器混频后，下变频至70MHz中频信号，该中频信号再经声表滤波器及AGC放大器进行调整输出至模数转换模块；收发开关、高隔离度射频开关、公共端收发开关均受控于FPGA。

进一步的，FPGA中包括加注串口处理模块，加注串口处理模块用于接收所述上位机软件模块发送的参数配置信息，并在FPGA内部进行处理，从而完成参数信息的配置或更换。

借由上述技术方案，本发明与现有技术相比至少具备以下有益效果：

1、本发明有效解决了每次发射任务铺设电缆和电缆检修的时间和人力成本，使得测发控系统使用更加灵活。

2、本发明采用跳频同步的方式进行数据传输能够提高系统的抗干扰能力、抗截获能力和隐蔽能力。

3、本发明可根据需要进行配置，使得主/从模块更加灵活的替换，同时频表、密钥和初始时间等信息都可以根据需要随时进行配置和更换，使得系统的保密性更强。

4、本发明在跳频同步过程中滑动相关采用并行相关，使得相关过程中数据处理速度得到极大的提高，从而使同步和跟踪过程的效率更高，达到降低处理时间，从而降低延时的优势，使得测发控系统能够更加快速的反应指令信息，从而使得测发控系统更加可靠和稳定。

上述说明仅是本发明技术方案的概述，为了能更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明的电路原理款图。

图2是本发明中上位机软件模块对FPGA进行参数配置的处理流程图。

图3是本发明中加注串口处理模块的组成框图。

图4是本发明进行发射链路业务时数据信号的处理流程模块框图。

图5是本发明进行接收链路业务时数据信号的处理流程模块框图。

图6是本发明中跳频同步模块在对数据信号进行初始跳频同步处理时的流程图。

图7是本发明中跳频同步模块对数据信号进行业务时隙同步处理时的流程图。

图8是本发明中跳频同步过程中所述信号时隙结构图。

图9是本发明中射频收发处理模块的结构框图。

具体实施方式

以下结合附图及较佳实施例作进一步的详细说明。

请参阅图1至图8，一种基于FPGA的低延时、可配置无线快速跳频系统，包括：上位机软件模块、基带处理模块、射频收发模块以及天线；所述基带处理模块、射频收发模块以及天线组成无线传输模块。所述基带处理模块包括FPGA以及分别与FPGA相连的FLASH芯片、数模转换模块、模数转换模块和接口模块，FPGA优选用XILINX公司的XS6LC45T芯片，FPGA上完成基带处理的全部算法实现和数据处理过程，接口模块采用RS422接口芯片；上位机软件模块与FPGA连接，以实现对基带处理模块进行的参数配置；数模转换模块的输出端连接至所述射频收发处理模块的输入端，模数转换模块的输入端连接至射频收发处理模块的输出端，射频收发处理模块与天线相连，接口模块用于与本端测发控系统控制板连接。

上位机软件模块通过加注串口处理模块可对无线传输模块进行主从模式的配置，测发控系统包括主和从一对无线传输模块和测发控系统控制板。为便于理解本发明的工作过程及原理，将主无线传输模块设为率先发送数据信号至对端无线传输模块(从无线传输模块)的一方，而从无线传输模块为接收数据信号的一方。无论是主或从无线传输模块，其硬件平台完全相同，均如图1所示。但是值得说明的是，一旦主、从无线传输模块之间完成握手，则双方之间能实现双向无线通信数据交互；成对使用的主从无线传输模块的参数可配置，使得无线跳频系统具备互换性和灵活操作的能力，同时频表、密钥和初始时间等信息都可以根据需要随时进行配置和更换，使得系统的保密性更强。

具体而言，FPGA处理部分包括加注串口处理模块，加注串口处理模块收到上位机发送来的参数配置等数据后，在FPGA内部进行处理。加注串口处理模块处理流程如图2所示，无线快速跳频系统初始加电时，加注串口处理模块首先从FLASH芯片读取主从属性、频表号、密钥、初始时间等参数，再根据频表号，从FLASH芯片相应位置读取所对应频表号的频表内容。

加注串口处理模块的组成如图3所示，其包括串口收数模块、帧检测与解析模块、响应帧组帧模块、串口发数模块、初始参数读取模块和FLASH读写控制模块，串口收数模块用于接收上位机软件模块发送的参数配置等数据，串口收数模块、帧检测与解析模块、响应帧组帧模块、串口发数模块依次连接，FLASH芯片通过FLASH读写控制模块与初始参数读取模块连接，初始参数读取模块还与、响应帧组帧模块连接。

结合图2，串口收数模块实时监测串口，收到一个字节后就输出。在detect＝0，即没有检测到帧时，串行滑动进行帧头(0x55aa)检测，检测到帧头后，说明收到一帧，随后对收到的字节按协议格式，在相应位置进行命令字和帧长的提取，并进行校验字节的计算。如果命令字为0x00，说明该帧为系统参数帧，则帧检测与解析模块将随后的系统参数写入FLASH芯片；如果命令字为0x01，说明该帧为跳频频率表帧，则将随后的跳频频率表内容写入FLASH芯片。根据帧长收完一帧后，一方面根据校验字节是否正确，分别组织正确应答帧后错误应答帧，另一方面将detect置0，继续进行帧头的检测，接收下一帧。

秒计时器在处理时钟的节拍下计数，每计满一秒，组织一个模块状态帧和一个误码测试结果帧，这些帧和前面的应答帧一起送给串口发数控制部分，响应帧组帧模块将其按照先后顺序组成队列，再按照波特率对应的时间从队列中取字节送给串口发数模块，串口发数模块将字节变成位串行输出，本实施例中，串口发数模块输出端与外部接口连接，供外部设备拷出。

本系统进行发射链路业务时，来自本端测发控系统控制板的数据信号通过RS422接口芯片被送到FPGA内进行信号跳频处理，从而得到跳频信号；经过处理后所得的跳频信号为数字信号，则数字信号需通过数模转换模块进行数模转换从而变换为模拟信号，然后该模拟信号经过射频收发处理模块的放大滤波等处理后通过天线即可以无线通信的方式发送至对端无线传输模块。本系统进行接收链路业务时，天线接收无线数据信号并送至射频收发处理模块进行放大、滤波等处理，经过处理后的数据信号送至模数转换模块进行模数转换从而变换为数字信号，该数字信号进一步传递至FPGA中进行跳频同步处理，处理后的数据信号经接口模块传递至本端测发控系统控制板。

具体而言，作为发射机时发射数据信号时，如图4，FPGA包括依次连接的填充模块、加密模块、基带加扰模块、RS编码模块、组帧模块、差分编码模块、DQPSK调制模块、成形滤波模块及数字跳频模块，其中填充模块的输入端连接RS422接口芯片，数字跳频模块输出端连接至数模转换模块的输入端。进行发射链路业务时，数据信号通过RS422接口芯片输入至FPGA，数据信号依次经过以下模块依次处理：首先填充模块进行填充，数据填充在数据信号不足一帧时进行补0，然后加密模块进行加密处理，基带加扰模块对数据信号进行基带加扰，RS编码模块对数据信号进行RS编码，组帧模块对数据信号进行组帧，差分编码模块对数据信号进行差分编码，DQPSK调制模块对数据信号进行DQPSK调制，成形滤波模块对数据信号进行滤波，数字跳频模块对数据信号进行跳频处理以生成跳频信号，产生的跳频信号传递至数模转换模块进行数模转换，最终通过射频收发模块的放大、滤波处理后得到射频信号，并通过天线发射出去。

作为优选，组帧时每个时隙一组，构成一个RS分组，包含10跳，每跳有4个符号的换频保护时间，跳速为4000h/s，符号速率为400ksps，RS码采用RS(240，144)。通过以上波形的设计，使得系统能够在保障速率和纠错能力的情况下低延时要求都能够得到满足。

接收机的处理流程是发射机信号处理流程的逆过程，结合图5，FPGA还包括依次连接的DDC模块、匹配滤波模块、跳频同步模块、DQPSK解调模块、RS译码模块、基带解扰模块及解密模块，其中DDC模块的输入端连接至模数转换模块的输出端，解密模块输出端连接至RS422接口芯片的输入端。进行接收链路业务时，射频输入的数据信号在射频收发模块内先完成模拟解调至中频，中频信号经过模数转换模块采集后依次经过DDC模块、匹配滤波模块、跳频同步模块、DQPSK解调模块、RS译码模块、基带解扰模块及解密模块处理后通过RS422接口芯片发送至本端测发控系统控制板；其中DDC模块将中频信号进行数字下变频(DDC)至零中频，再经过匹配滤波模块的匹配滤波处理后进行跳频同步模块，此时便进行最关键的一步：跳频同步，跳频同步包括初始跳频同步和业务时隙同步两个过程。跳频同步完成后，即可实现跳频对齐，完成解跳。解跳完后，再经DQPSK解调、RS译码模块的RS译码处理、基带解扰模块的基带解扰、解密模块的解密后，恢复出原始数据流，并经RSS422接口芯片输出至本端测发控系统控制板。

初始跳频同步根据无线传输模块是主无线传输模块(主站)还是从无线传输模块(从站)进行不同的初始跳频同步步骤，对于从无线传输模块要经过A CODE(为一组固定的随机数据，持续20跳)跳频捕获、B CODE(由40位时间等参数信息、8位CRC校验位和144位RS编码校验位组成)解调译码和A CODE跳频跟踪等，对于主无线传输模块要经过A CODE跳频捕获和A CODE跳频跟踪等。

初始跳频同步过程流程图如图6所示：判断为从无线传输模块时，初始跳频同步的步骤包括：

初始捕获，首先慢扫频，捕获时隙0的A CODE；

捕获上，解调译码B CODE，进行CRC校验；译码错误，CRC不通过，则返回上一步，继续捕获。

译码正确，CRC通过，则得到TOD，完成跳频同步，实现收发两端跳频频率的对准；其中TOD为时间信息。

然后转入跳频同步跟踪，捕获每个超帧时隙0时的A CODE，维持跟踪；连续4个超帧未捕获上A CODE，转入跳频同步捕获。

判断为主无线传输模块时，初始跳频同步的步骤包括：

初始捕获，进行正常扫频，捕获时隙1的A CODE；

捕获上，则完成跳频同步；

转入跳频同步跟踪，捕获每个超帧时隙1的A CODE，维持跟踪。连续4个超帧未捕获上A CODE，转入跳频同步捕获。

在完成初始跳频同步之后，进行业务时隙同步，如图7，业务时隙同步对数据进一步进行符号同步、载波同步，然后数据信号由跳频同步模块输出至DQPSK解调模块，完成DQPSK解调。

具体而言，系统采用时分双工加跳频方式，点对点通信，包括站A和站B，站A为主站，站B为从站。信号在时间上由超帧组成，一个超帧时长500ms。每个超帧又划分为42个时隙，时隙标号为0～41。其中时隙0为主站发出的授时及同步时隙，其中有效数据12ms，保护间隔0.5ms，保护间隔在数据之后，时隙0每个超帧都必须发送；时隙1为从站发给主站的授时响应与时间同步时隙，其中有效数据2ms，保护间隔0.5ms，从站只有在收到主站的时隙0完成时隙同步后，才会发送该时隙；其他时隙为业务数据时隙，有数据时才发送。对于其他时隙，时隙2～5划给站A，时隙6～9划给站B，时隙10～13划给站A，时隙14～17划给站B，依次类推。每4个时隙组成一个RS分组，其中有效数据48ms，保护间隔0.5ms，保护间隔在数据之后。

从站初始上电后并不发送，在从站收到主站发出的时隙0，完成授时及同步后，才在时隙1响应及在业务时隙发送数据。信号时隙结构如图8所示。

综上所述，在跳频同步过程中，数据信号首先进行同步头，即标志信息的同步对齐，然后标志信息后面的数据再次进行符号及载波同步，最终实现数据的传输。

作为优选，跳频同步过程中滑动相关采用并行相关，即在FPGA首先将ROM中的ACODE读出到一个固定的寄存器，然后在每个时钟周期都进行对DBPSK解调后的数据循环移位，并与寄存器中的值做同或处理，即可在11个时钟周期之内计算出相关值。采用并行滑动相关的方法可以降低处理时间，从而降低延时。

射频收发模块包括发射信道和接收信道。射频收发模块的原理框图如图9所示，发射信道包括与数模转换模块输出端相连的收发开关，收发开关的输出端依次通过第一放大器、第一滤波器、高隔离度射频开关、功率放大器、公共端收发开关、公共端滤波器后与天线的输入端相连；发射信道工作时，无线跳频系统输出射频信号，来自数模转换模块的150MHz～320MHz跳频信号首先经过收发开关选通发射信道，然后经过第一放大器、第一滤波器的放大、滤波处理后，再经高隔离度射频开关选通后级电路，经功率放大器将信号放大，最后通过公共端收发开关、公共端滤波器后输出150MHz～320MHz的跳频信号至天线。

接收信道包括与天线的输出端相连的所述公共端滤波器，公共端滤波器的输出依次通过公共端收发开关、低噪声放大器、第二滤波器、第二放大器、混频器、声表滤波器、AGC放大器后与模数转换模块的输入端相连，其中混频器的输入端还与DDS本振源连接；接收信道工作时，天线接收到的150MHz～320MHz跳频信号首先经过公共端滤波器进行滤波，再经公共端收发开关选通接收信道，选通的150MHZ～320MHZ跳频信号经低噪声放大器放大、第二滤波器滤除带外干扰信号后，再与DDS本振源输出的220MHz～390MHz通过混频器混频后，下变频至70MHz中频信号，该中频信号再经声表滤波器及AGC放大器进行调整输出至模数转换模块；收发开关、高隔离度射频开关、公共端收发开关均受控于FPGA。声表滤波器与AGC放大器直接也可设放大器，AGC放大器输出端也可再设置声表滤波器及放大器等从而实现对数据信号的进一步调整处理；另外，射频收发模块包含频率时钟源进行时钟输出，为FPGA提供工作所需的时钟，还包括PTT收发控制、电源转换等常规功能。

以上所述，仅是本发明的较佳实施例而已，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (7)

1.一种基于FPGA的低延时、可配置无线快速跳频系统，其特征在于包括：上位机软件模块、基带处理模块、射频收发模块以及天线；

所述基带处理模块包括FPGA以及分别与FPGA相连的FLASH芯片、数模转换模块、模数转换模块和接口模块，上位机软件模块与FPGA连接以实现对基带处理模块的参数配置，数模转换模块的输出端连接至所述射频收发处理模块的输入端，模数转换模块的输入端连接至射频收发处理模块的输出端，射频收发处理模块与天线相连，接口模块用于与本端测发控系统控制板连接；

进行发射链路业务时，来自本端测发控系统控制板的数据信号通过接口模块被送到FPGA进行信号跳频处理从而得到跳频信号，经过处理后所得的跳频信号通过数模转换模块进行数模转换从而变换为模拟信号，然后该模拟信号经过射频收发处理模块的处理后通过天线发送至对端无线装置；

进行接收链路业务时，天线接收无线数据信号并送至射频收发处理模块进行处理，经过处理后的数据信号送至模数转换模块进行模数转换从而变换为数字信号，该数字信号被送至FPGA中进行跳频同步处理，处理后的数据信号经接口模块传递至本端测发控系统控制板；

所述FPGA包括依次连接的填充模块、加密模块、基带加扰模块、RS编码模块、组帧模块、差分编码模块、DQPSK调制模块、成形滤波模块及数字跳频模块；进行发射链路业务时，数据信号通过接口模块输入至FPGA，数据信号依次经过填充模块、加密模块、基带加扰模块、RS编码模块、组帧模块、差分编码模块、DQPSK调制模块、成形滤波模块及数字跳频模块的处理后输出跳频信号至数模转换模块；

所述FPGA还包括依次连接的DDC模块、匹配滤波模块、跳频同步模块、DQPSK解调模块、RS译码模块、基带解扰模块及解密模块；进行接收链路业务时，来自模数转换模块的数据信号依次经过DDC模块、匹配滤波模块、跳频同步模块、DQPSK解调模块、RS译码模块、基带解扰模块及解密模块处理后通过接口模块发送至本端测发控系统控制板。

2.根据权利要求1所述的一种基于FPGA的低延时、可配置无线快速跳频系统，其特征在于：所述接口模块采用RS422接口芯片。

3.根据权利要求1所述的一种基于FPGA的低延时、可配置无线快速跳频系统，其特征在于：所述跳频同步模块在进行跳频同步的处理过程中包括初始跳频同步和业务时隙同步。

4.根据权利要求3所述的一种基于FPGA的低延时、可配置无线快速跳频系统，其特征在于：所述基带处理模块、射频收发模块以及天线组成无线传输模块，初始跳频同步根据无线传输模块是主无线传输模块还是从无线传输模块进行不同的初始跳频同步步骤；

为从无线传输模块时，初始跳频同步的步骤包括：

慢扫频，捕获时隙0的A CODE；

解调译码B CODE，CRC校验；

译码正确，CRC通过，得到TOD，完成跳频同步，其中TOD为时间信息；

转入跳频同步跟踪，捕获每个超帧时隙0时的A CODE，维持跟踪；

为主无线传输模块时，初始跳频同步的步骤包括：

正常扫频，捕获时隙1的A CODE；

捕获上，则完成跳频同步；

转入跳频同步跟踪，捕获每个超帧时隙1的A CODE，维持跟踪。

5.根据权利要求4所述的一种基于FPGA的低延时、可配置无线快速跳频系统，其特征在于：在完成初始跳频同步之后，进行业务时隙同步，业务时隙同步对数据进行符号同步、载波同步，然后数据由跳频同步模块输出至DQPSK解调模块。

6.根据权利要求1所述的一种基于FPGA的低延时、可配置无线快速跳频系统，其特征在于：射频收发模块包括发射信道和接收信道，

发射信道包括与数模转换模块输出端相连的收发开关，收发开关的输出端依次通过第一放大器、第一滤波器、高隔离度射频开关、功率放大器、公共端收发开关、公共端滤波器后与天线的输入端相连；发射信道工作时，来自数模转换模块的150MHz～390MHz跳频信号首先经过收发开关选通发射信道，然后经过第一放大器、第一滤波器的放大滤波处理后，再经高隔离度射频开关选通后级电路，经功率放大器将信号放大，最后通过公共端收发开关、公共端滤波器后输出150MHz～390MHz的跳频信号至天线；

接收信道包括与天线的输出端相连的公共端滤波器，公共端滤波器的输出依次通过公共端收发开关、低噪声放大器、第二滤波器、第二放大器、混频器、声表滤波器、AGC放大器后与模数转换模块的输入端相连，其中混频器的输入端还与DDS本振源连接；接收信道工作时，天线接收到的150MHz～390MHz跳频信号首先经过公共端滤波器滤波，再经公共端收发开关选通接收信道，选通的150MHZ-320MHZ跳频信号经低噪声放大器放大、第二滤波器滤除带外干扰信号后，再与DDS本振源输出的220MHz～390MHz通过混频器混频后，下变频至70MHz中频信号，该中频信号再经声表滤波器及AGC放大器进行调整输出至模数转换模块；收发开关、高隔离度射频开关、公共端收发开关均受控于FPGA。

7.根据权利要求1所述的一种基于FPGA的低延时、可配置无线快速跳频系统，其特征在于：FPGA中包括加注串口处理模块，加注串口处理模块用于接收所述上位机软件模块发送的参数配置信息，并在FPGA内部进行处理，从而完成参数信息的配置或更换。

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