CN206759466U - 一种用于dp‑qpsk接收机的高速adc的测试系统 - Google Patents
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Abstract
一种用于DP‑QPSK接收机的高速ADC的测试系统，包括：测试终端，用于产生DP‑QPSK数据流并进行耦合、移相后输出数据流；任意波形发生器，与测试终端相连以接收数据流，输出高速模拟信号和时钟信号；高速ADC，与任意波形发生器相连，用于将高速模拟信号和时钟信号转换为高速数字信号；高速缓存电路，与高速ADC相连，用于将高速数字信号转换为低速数字信号；逻辑分析仪，与高速缓存电路相连，用于将低速数字信号发送至测试终端；测试终端接收低速数字信号进行信号恢复，将恢复的信号与原始信号进行比对实现测试。本实用新型的系统单独对高速ADC进行测试，测试方法和步骤简单、成本低。
Description
技术领域
本实用新型涉及光通讯光纤传输系统技术领域，尤其是一种用于DP-QPSK接收机的高速ADC的测试系统。
背景技术
近年来,相移键控编码技术(DP-QPSK)和相干检测结合提供了高效的光谱利用率。相对于传统上的强度直接编码和直接检测,双偏振相干四相相移键控编码(DP-QPSK)可以大大的提高每个传输波长携带信息的能力。
DP-QPSK的编码解调的原理是：信号通过偏振分光棱镜分为两路,与本地振荡器通过保偏光强分光棱镜分为的两路光在两90°移向器中进行耦合。每个90°移相器有两个臂和差分输出。在本地振荡器的那路，下臂的长度要比上臂长四分之一个周期。90度移相器后有8个光电检测器(PD)或4组的平衡光电检测器。在上臂平衡光电检测器看到的是相内拍积，在下臂平衡光电检测器看到的是相外拍积。平衡光电检测器产生的差分信号被后续的跨阻放大器转换成电压信号。跨阻放大器的差分输出经过模数转换进入后继的数字信号处理模块(DSP)进行数据的还原。DSP中最关键的部件是高速模数转换芯片。其提供了把模拟信号转换成数字信号已进行下一步的算法处理的功能。
目前的在DP-QPSK系统中测试高速ADC的方法存在固有的缺陷：用硬件搭建完整的高速DP-QPSK系统非常负责、昂贵，且ADC一般集成在商用的DSP里，无法单独进行评估，同时需要开发复杂的FPGA算法。
实用新型内容
本实用新型的主要目的在于克服现有技术中的针对现有的在DP-QPSK系统中测试高速ADC成本过高且无法单独评估的缺陷，提出一种用于DP-QPSK接收机的高速ADC的测试系统。
本实用新型采用如下技术方案：
一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于，包括
测试终端，用于产生DP-QPSK数据流并进行耦合、移相后输出数据流；
任意波形发生器，与测试终端相连以接收数据流，输出高速模拟信号和时钟信号；
高速ADC，与任意波形发生器相连，用于根据时钟信号将高速模拟信号转换为高速数字信号；
高速缓存电路，与高速ADC相连，用于将高速数字信号转换为低速数字信号；
逻辑分析仪，与高速缓存电路相连，用于将低速数字信号发送至测试终端；
测试终端接收低速数字信号进行信号恢复，将恢复的信号与原始信号进行比对实现测试。
优选的，所述测试终端包括DP-QPSK模块和Labview控制模块，该DP-QPSK模块用于产生DP-QPSK数据流，再进行耦合、移相后输出，及接收所述低速数字信号进行信号恢复及比对；该Labview控制模块用于实现DP-QPSK模块与任意波形发生器和逻辑分析仪之间的数据通信。
优选的，所述DP-QPSK模块包括信号输入单元、本振单元、偏振分光棱镜单元、移相器单元、光电二极管单元和变阻放大器单元；该信号输入单元用于产生DP-QPSK数据流；该本振单元用于产生本振激光器的数据流；该偏振分光棱镜单元与信号输入单元和本振单元相连以将DP-QPSK数据流和本振激光器的数据流分别分成两路信号；该移相器单元与偏振分光棱镜单元相连以将信号进行耦合、移相；该光电二极管单元与移相器单元相连以将光信号转换成电信号；该变阻放大器单元与光电二极管单元相连以进行信号放大。
优选的，所述Labview控制模块与所述任意波形发生器、所述逻辑分析仪和DP-QPSK模块之间分别通过GPIB总线、TCP/IP协议和数据文件实现相连或数据交换。
优选的，所述DP-QPSK模块包括DSP模块，用于接收收低速数字信号进行信号恢复，将恢复的信号与原始信号进行比对实现测试。
优选的，所述任意波形发生器设有一对模拟差分信号输出口和四路时钟输出口，每路时钟输出口相位相差90°。
优选的，所述逻辑分析仪的读取速率须小于所述高速缓存电路缓存所支持的最大读取速率；所述逻辑分析仪的采集位数大于所述高速ADC的有效位数和芯片时钟个数之和。
优选的，所述高速缓存电路设有串行转并行电路和Flash缓存。
优选的，所述高速ADC采用时间交织的分级采样结构。
由上述对本实用新型的描述可知，与现有技术相比，本实用新型具有如下有益效果：
本实用新型的系统，采用测试终端产生DP-QPSK数据流，进行处理后输出数据流送至任意波形发生器、高速ADC、高速缓存电路、逻辑分析仪等处理得到低速数字信号，将低速数字信号通过测试终端进行信号恢复，将恢复的信号与原始信号进行比对实现测试和评估。本实用新型的系统单独对高速ADC进行测试，测试方法和步骤简单、成本低。
附图说明
图1为本实用新型系统的组成模块图；
图2为本实用新型DP-QPSK模块的组成图；
其中：10、测试终端，11、DP-QPSK模块，12、Labview控制模块，13、DSP模块，14、信号输入单元，15、本振单元，16、偏振分光棱镜,17、移相器，18、光电二极管，19、变阻放大器，20、任意波形发生器，30、高速ADC，40、高速缓存电路，50、逻辑分析仪。
具体实施方式
以下通过具体实施方式对本实用新型作进一步的描述。
参照图1、图2，一种用于DP-QPSK接收机的高速ADC的测试系统，包括：测试终端10、任意波形发生器20、高速ADC30、高速缓存电路40、逻辑分析仪50等。
该测试终端10包括DP-QPSK模块11和Labview控制模块12。该DP-QPSK模块11用于产生DP-QPSK数据流，再进行耦合、移相后输出，及接收低速数字信号进行信号恢复及比对。
参照图2，DP-QPSK模块11包括信号输入单元14、本振单元15、偏振分光棱镜单元、移相器单元、光电二极管单元和变阻放大器单元。该信号输入单元14用于产生DP-QPSK数据流。该本振单元15用于产生本振激光器的数据流。该偏振分光棱镜单元包括两偏振分光棱镜16，分别与信号输入单元14和本振单元15相连以将DP-QPSK数据流和本振激光器的数据流分别分成两路信号。该移相器单元包括两移相器17，该两移相器17分别与两偏振分光棱镜16一一对应相连以将接入的两路信号进行耦合及90°移相。该光电二极管单元包括多个光电二极管18，分别与移相器17的输出端相连以将光信号转换成电信号，每个移相器17连接四个光电二极管18。该变阻放大器单元包括多个变阻放大器19，每个变阻放大器19与连接同一移相器17的两个光电二极管18相连以进行信号放大。
该Labview控制模块12用于实现DP-QPSK模块11与任意波形发生器20和逻辑分析仪50之间的数据通信。该Labview控制模块12与任意波形发生器20、逻辑分析仪50和DP-QPSK模块11之间分别通过GPIB总线、TCP/IP协议和数据文件实现相连或数据交换。因Labview控制模块12和DP-QPSK模块11不能直接交换数据，所以采用txt或csv文件等数据文件来实现交换数据。
任意波形发生器20，与测试终端10相连以接收数据流，输出高速模拟信号和时钟信号，其输出端设有一对模拟差分信号输出口和四路时钟输出口，每路时钟输出口相位相差90°。
高速ADC30，采用时间交织的分级采样结构且与任意波形发生器20相连，用于根据时钟信号将高速模拟信号转换为高速数字信号。因高速ADC30输出的数字信号速率很高，需要将其转换为低速的数字信号，以便缓存起来供后端的逻辑分析仪50读取。
高速缓存电路40，与高速ADC30相连，用于将高速数字信号转换为低速数字信号。该高速缓存电路40设有串行转并行电路和Flash缓存。
逻辑分析仪50，与高速缓存电路40相连，用于将低速数字信号发送至测试终端10。逻辑分析仪50的读取速率须小于高速缓存电路40缓存所支持的最大读取速率，且逻辑分析仪50的采集位数大于高速ADC30的有效位数和芯片时钟个数之和。
DP-QPSK模块11还包括DSP模块13，该DSP模块13与Labview控制模块12之间采用txt或csv文件等数据文件实现数据交互。该与用来对输入的低速数字信号通过算法进行损伤补偿和信号恢复，包括色度色散补偿，偏振色散补偿，解偏振，信号相位估计等步骤。通过DSP算法得到恢复信号，将恢复信号和原始信号进行对比可以计算误码率。
本实用新型的测试步骤如下：
1)通过DP-QPSK模块11产生DP-QPSK数据流，并进行耦合、移相等处理后输出数据流；
2)将数据流输入任意波形发生器20以输出高速模拟信号和时钟信号；
3)高速ADC30根据时钟信号将高速模拟信号转换为高速数字信号；
4)通过高速缓存电路40将高速数字信号转换为低速数字信号；
5)将低速数字信号发送至测试终端的DSP模块13进行信号处理和恢复，并将恢复信号和原始信号进行对比可以计算误码率，通过误码率判断该高速ADC30的性能。
上述仅为本实用新型的具体实施方式，但本实用新型的设计构思并不局限于此，凡利用此构思对本实用新型进行非实质性的改动，均应属于侵犯本实用新型保护范围的行为。
Claims (9)
1.一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于，包括
测试终端，用于产生DP-QPSK数据流并进行耦合、移相后输出数据流；
任意波形发生器，与测试终端相连以接收数据流，输出高速模拟信号和时钟信号；
高速ADC，与任意波形发生器相连，用于根据时钟信号将高速模拟信号转换为高速数字信号；
高速缓存电路，与高速ADC相连，用于将高速数字信号转换为低速数字信号；
逻辑分析仪，与高速缓存电路相连，用于将低速数字信号发送至测试终端；
测试终端接收低速数字信号进行信号恢复，将恢复的信号与原始信号进行比对实现测试。
2.如权利要求1所述的一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于：所述测试终端包括DP-QPSK模块和Labview控制模块，该DP-QPSK模块用于产生DP-QPSK数据流，再进行耦合、移相后输出，及接收所述低速数字信号进行信号恢复及比对；该Labview控制模块用于实现DP-QPSK模块与任意波形发生器和逻辑分析仪之间的数据通信。
3.如权利要求2所述的一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于：所述DP-QPSK模块包括信号输入单元、本振单元、偏振分光棱镜单元、移相器单元、光电二极管单元和变阻放大器单元；该信号输入单元用于产生DP-QPSK数据流；该本振单元用于产生本振激光器的数据流；该偏振分光棱镜单元与信号输入单元和本振单元相连以将DP-QPSK数据流和本振激光器的数据流分别分成两路信号；该移相器单元与偏振分光棱镜单元相连以将信号进行耦合、移相；该光电二极管单元与移相器单元相连以将光信号转换成电信号；该变阻放大器单元与光电二极管单元相连以进行信号放大。
4.如权利要求2所述的一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于：所述Labview控制模块与所述任意波形发生器、所述逻辑分析仪和DP-QPSK模块之间分别通过GPIB总线、TCP/IP协议和数据文件实现相连或数据交换。
5.如权利要求1所述的一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于：所述DP-QPSK模块包括DSP模块，用于接收收低速数字信号进行信号恢复，将恢复的信号与原始信号进行比对实现测试。
6.如权利要求1所述的一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于：所述任意波形发生器设有一对模拟差分信号输出口和四路时钟输出口，每路时钟输出口相位相差90°。
7.如权利要求1所述的一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于：所述逻辑分析仪的读取速率须小于所述高速缓存电路缓存所支持的最大读取速率；所述逻辑分析仪的采集位数大于所述高速ADC的有效位数和芯片时钟个数之和。
8.如权利要求1所述的一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于：所述高速缓存电路设有串行转并行电路和Flash缓存。
9.如权利要求1所述的一种用于DP-QPSK接收机的高速ADC的测试系统，其特征在于：所述高速ADC采用时间交织的分级采样结构。
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