CN206594661U - 基于可编程逻辑器件的高速可重构数据处理装置 - Google Patents
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Abstract
本实用新型公开一种基于可编程逻辑器件的高速可重构数据处理装置，该装置包括PCIE桥接芯片、管理控制芯片、代码存储器、若干运算处理器以及若干数据储存器；PCIE桥接芯片连接PCIE总线接口；管理控制芯片通过32位数据总线、30位地址总线与运算处理器互连；代码存储器通过25位地址总线和16位数据总线连接管理控制芯片；运算处理器与PCIE桥接芯片连接；数据储存器与运算处理器一一对应连接。本实用新型为计算机提供了一种外置的数据处理加速装置，采用PCIE总线接口，通用性强，传输速度快；数据运算由运算处理器处理；运算处理器选用可编程器件，低成本，低功耗，低发热。
Description
技术领域
本实用新型涉及一种数据处理装置，尤其涉及一种基于可编程逻辑器件的高速可重构数据处理装置。
背景技术
随着信息技术的高速发展与普及，信息技术对大数据的依赖性越来越高，大数据如浪潮般席卷全球，深刻改变了人们的生活、工作和思维方式。全球数据正在以几何级数增长，未来计算机的应用必将围绕大数据而展开。大数据的到来，对计算机的处理数据能力带了新的挑战。目前，针对大数据的处理仍然是基于计算机的中央处理器(CPU)和图形处理器(GPU)实现，当单个CPU的数据处理能力有限时，传统做法是通过增加CPU数量来提高计算机的数据处理性能，然而CPU的价格比较高，增加CPU数量给企业带来的成本压力大，而且随着CPU数量的增加，计算机的功耗及发热也将随之增加。
实用新型内容
本实用新型的目的在于通过一种基于可编程逻辑器件的高速可重构数据处理装置，来解决以上背景技术部分提到的问题。
为达此目的，本实用新型采用以下技术方案：
一种基于可编程逻辑器件的高速可重构数据处理装置，其包括PCIE桥接芯片、管理控制芯片、代码存储器、若干运算处理器以及与所述若干运算处理器相对应的若干数据储存器；所述PCIE桥接芯片连接PCIE总线接口，用于将PCIE总线接口转换成本地的32位的并行总线接口；所述管理控制芯片通过32位数据总线、30位地址总线与所述若干运算处理器互连，用于初始化所述运算处理器，并对PCIE桥接芯片和运算处理器之间进行数据和时序的管理控制，使数据准确无误的传输到指定地址处理并返回结果；所述代码存储器通过25位地址总线和16位数据总线连接管理控制芯片，用于存储所述若干运算处理器各自所需的数据运算程序，并在管理控制芯片控制下提供给若干运算处理器；所述若干运算处理器均与PCIE桥接芯片连接，用于各自根据收到的数据运算程序完成数据运算，并将运算结果通过PCIE桥接芯片传输给服务器；所述若干数据储存器与所述若干运算处理器一一对应连接，用于原始数据、中间运算数据的存储与读取。
特别地，基于可编程逻辑器件的高速可重构数据处理装置包括六个运算处理器以及与六个运算处理器一一对应连接的六个数据储存器。
特别地，所述PCIE桥接芯片选用安华高公司的PEX8311型桥接芯片。
特别地，所述管理控制芯片选用CPLD芯片；所述代码存储器选用FLASH存储芯片。
特别地，所述运算处理器选用FPGA芯片；所述数据储存器选用同步静态随机存取存储器(SSRAM)。
本实用新型为计算机提供了一种外置的数据处理加速装置，通讯接口采用成熟、稳定的PCIE总线接口，通过PCIE总线接口安装到计算机内，计算机上安装相应的驱动程序和应用软件，打开相应的应用软件，即可访问该加速装置，具体数据的运算则由加速装置的运算处理器处理。本实用新型设置有六个运算处理器，均选用可编程器件，程序可以灵活定制，高速可重构，可多领域使用，同时六个运算处理器可高效和并行执行运算多任务管理，实现多处理器系统同时运行，每个运算处理器可进行多线程数据处理，从而更有效的提高数据处理速度，比普通计算机快10-2000倍，且低功耗，低发热。本实用新型采用广泛的PCIE总线接口，通用性强，传输速度快，可满足当前高速运算的应用。本实用新型可编程性强，硬件接口采用计算机外设通用的控制寄存器、状态寄存器的方式定义，接口明确，可根据不同的操作系统设计驱动程序，具有良好的移植性。本实用新型的可扩展性强，可根据不同的应用，设计相应的应用程序存储在代码存储器。本实用新型性能优越，数据储存器采用SSRAM，代码存储器选用FLASH和运算处理器选用FPGA芯片。本实用新型中FPGA芯片存储容量大，可存储更多数据量。本实用新型在应用中可批量下载数据，提升性能。
附图说明
图1为本实用新型实施例提供的基于可编程逻辑器件的高速可重构数据处理装置结构图。
具体实施方式
为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容理解的更加透彻全面。需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参照图1所示，图1为本实用新型实施例提供的基于可编程逻辑器件的高速可重构数据处理装置结构图。
本实施例中基于可编程逻辑器件的高速可重构数据处理装置100具体包括PCIE桥接芯片101、管理控制芯片102、代码存储器103、若干运算处理器104以及与所述若干运算处理器104相对应的若干数据储存器105。所述PCIE桥接芯片101连接PCIE总线接口106，用于将PCIE总线接口106(GEN1.0)转换成本地的32位的并行总线接口；所述管理控制芯片102通过32位数据总线、30位地址总线与所述若干运算处理器104互连，用于初始化所述运算处理器104，并对PCIE桥接芯片101和运算处理器104之间进行数据和时序的管理控制，使数据准确无误的传输到指定地址处理并返回结果；所述代码存储器103通过25位地址总线和16位数据总线连接管理控制芯片102，用于存储所述若干运算处理器104各自所需的数据运算程序，并在管理控制芯片102控制下提供给若干运算处理器104；所述若干运算处理器104均与PCIE桥接芯片101连接，用于各自根据收到的数据运算程序完成数据运算，并将运算结果通过PCIE桥接芯片101传输给服务器；所述若干数据储存器105与所述若干运算处理器104一一对应连接，用于原始数据、中间运算数据的存储与读取。
具体的，在本实施例中所述PCIE桥接芯片101选用安华高公司的PEX8311型桥接芯片。PEX8311型桥接芯片可以在PCIE总线和LOCAL总线(局部总线)之间进行数据传输，它可以作为2个总线的主控设备去控制总线，也可以作为2个总线的目标设备去响应总线。PEX8311型桥接芯片通过内部逻辑控制模块,内部总线状态机和局部总线状态机模块共同控制数据的传输。
所述管理控制芯片102选用ALTERA EPM2210系列的CPLD芯片，其内部程序可定制。工作时，管理控制芯片102作用如下：一、管理配置运算处理器104的一些初始化工作：1、提供时钟管理，外部时钟经过CPLD芯片后，进过BUFFER1分为6路提供到每个运算处理器104；2、代码的初始化配置，CPLD芯片通过并行总线从代码存储器103中提取数据并写入到每个运算处理器104中；针对不同的应用领域，提供运算处理器104初始化工作需要的不同程序；二、对PCIE桥接芯片101和运算处理器104之间进行数据和时序的管理控制，可以保证数据准确无误的传输到指定的地址上去进行处理并返回结果。所述代码存储器103选用NTEL公司的FLASH存储芯片，64MB PC28F640P30B85。
所述运算处理器104选用ALTERA CYCLONE V系列FPGA芯片。运算处理器104根据从代码存储器103中获得的数据运算程序，对原始数据进行不一样的处理，从而得到需要的结果，最终通过局部总线传递到PCIE总线上，最终在终端设备进行存储与显示。数据储存器105选用同步静态随机存取存储器(SSRAM)，存放原始数据、中间运算数据，实时进行中间运算数据的存储与读取。
本实施例中基于可编程逻辑器件的高速可重构数据处理装置100包括六个运算处理器104及与六个运算处理器104一一对应连接的六个数据储存器105。工作时，服务器下发数据，通过PCIE总线接口106(250MB/S)传递到PCIE桥接芯片101，在管理控制芯片102的协调之下，数据被切分然后通过本地总线(32位数据总线/30位地址总线)按照指定地址传输到运算处理器104中进行运算处理。同时数据传输都是双向进行的，每当数据运算出结果时，就会传输至服务器显示并存储起来。
本实用新型的技术方案为计算机提供了一种外置的数据处理加速装置，通讯接口采用成熟、稳定的PCIE总线接口，通过PCIE总线接口安装到计算机内，计算机上安装相应的驱动程序和应用软件，打开相应的应用软件即可访问该加速装置，具体数据的运算则由加速装置的运算处理器处理。本实用新型设置有六个运算处理器，均选用可编程器件，程序可以灵活定制，高速可重构，可多领域使用，同时六个运算处理器可高效和并行执行运算多任务管理，实现多处理器系统同时运行，每个运算处理器可进行多线程数据处理，从而更有效的提高数据处理速度，比普通计算机快10-2000倍，低功耗，低发热。本实用新型采用广泛的PCIE总线接口，通用性强，传输速度快，可满足当前高速运算的应用。本实用新型可编程性强，硬件接口采用计算机外设通用的控制寄存器、状态寄存器的方式定义，接口明确，可根据不同的操作系统设计驱动程序，具有良好的移植性。本实用新型的可扩展性强，可根据不同的应用，设计相应的应用程序存储在代码存储器。本实用新型性能优越，数据储存器采用SSRAM，代码存储器选用FLASH和运算处理器选用FPGA芯片。本实用新型中FPGA芯片存储容量大，可存储更多数据量。本实用新型在应用中可批量下载数据，提升性能。
注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。
Claims (5)
1.一种基于可编程逻辑器件的高速可重构数据处理装置，其特征在于，包括PCIE桥接芯片、管理控制芯片、代码存储器、若干运算处理器以及与所述若干运算处理器相对应的若干数据储存器；所述PCIE桥接芯片连接PCIE总线接口，用于将PCIE总线接口转换成本地的32位的并行总线接口；所述管理控制芯片通过32位数据总线、30位地址总线与所述若干运算处理器互连，用于初始化所述运算处理器，并对PCIE桥接芯片和运算处理器之间进行数据和时序的管理控制，使数据准确无误的传输到指定地址处理并返回结果；所述代码存储器通过25位地址总线和16位数据总线连接管理控制芯片，用于存储所述若干运算处理器各自所需的数据运算程序，并在管理控制芯片控制下提供给若干运算处理器；所述若干运算处理器均与PCIE桥接芯片连接，用于各自根据收到的数据运算程序完成数据运算，并将运算结果通过PCIE桥接芯片传输给服务器；所述若干数据储存器与所述若干运算处理器一一对应连接，用于原始数据、中间运算数据的存储与读取。
2.根据权利要求1所述的基于可编程逻辑器件的高速可重构数据处理装置，其特征在于，包括六个运算处理器以及与六个运算处理器一一对应连接的六个数据储存器。
3.根据权利要求1所述的基于可编程逻辑器件的高速可重构数据处理装置，其特征在于，所述PCIE桥接芯片选用安华高公司的PEX8311型桥接芯片。
4.根据权利要求1所述的基于可编程逻辑器件的高速可重构数据处理装置，其特征在于，所述管理控制芯片选用CPLD芯片；所述代码存储器选用FLASH存储芯片。
5.根据权利要求1至4之一所述的基于可编程逻辑器件的高速可重构数据处理装置，其特征在于，所述运算处理器选用FPGA芯片；所述数据储存器选用同步静态随机存取存储器。
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| CN201720076481.3U CN206594661U (zh) | 2017-01-20 | 2017-01-20 | 基于可编程逻辑器件的高速可重构数据处理装置 |
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| CN106815178A (zh) * | 2017-01-20 | 2017-06-09 | 无锡十月中宸科技有限公司 | 基于可编程逻辑器件的高速可重构数据处理装置及方法 |
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