CN206472118U - 在象限边界具有改进的线性度的相位插值器 - Google Patents

Abstract

一种在象限边界具有改进的线性度的相位插值器，包括：数模转换器，其用于生成与相位信号相关联的偏置信号；多路复用器，其具有输入接口和输出接口，其中所述数模转换器被耦接至所述多路复用器的输入接口；第一电流源；以及第二电流源；其中所述数模转换器被配置成向所述第一电流源和所述第二电流源提供泄放电流信号，而旁路所述多路复用器。

Description

在象限边界具有改进的线性度的相位插值器

技术领域

本申请中描述的实施例涉及集成电路器件(“IC”)。更具体地，本申请中描述的实施例涉及具有改进的线性度的相位插值器。

背景技术

可编程逻辑器件(“PLD”)是一类能够被编程用于执行规定逻辑功能的集成电路。现场可编程门阵列(“FPGA”)是一类PLD，其典型地包括可编程片(tile)的阵列。这些可编程片可以包括，例如，输入/输出模块(“IOB”)、可配置逻辑模块(“CLB”)、专用的随机存取存储器模块(“BRAM”)、乘法器、数字信号处理模块(“DSP”)、处理器、时钟管理器、延迟锁定回路(“DLL”)等等。在此使用的“包括”指的是包括但不限于。

每个可编程片均典型地包括可编程互连和可编程逻辑。可编程互连典型地包括大量不同长度的互连线路，互连线路通过可编程互连点(“PIP”)互连。可编程逻辑通过使用可编程元件执行用户设计的逻辑，其中可编程元件包括，例如，函数发生器、寄存器、算术逻辑等等。

通过将配置数据流加载到对如何配置可编程元件进行定义的内部配置存储单元中，能够对可编程互连和可编程逻辑进行编程。可以从存储器(例如，从外部PROM)中读取配置数据，或者可以通过外部器件将配置数据写入FPGA。若干单个存储单元的整体状态则确定了FPGA的功能。

另一类型的PLD是复杂可编程逻辑器件，或者称作CPLD。CPLD包括两个或多个相互连接的“功能模块”，并且这些“功能模块”通过互连交换矩阵被连接至输入/输出(“I/O”)资源。CPLD的每个功能模块均包括两级的“与/或”结构，该结构与可编程逻辑阵列(“PLA”)和可编程阵列逻辑(“PAL”)器件中使用的结构类似。

在CPLD中，配置数据在芯片上被存储在非易失性存储器中。在一些CPLD中，配置数据在芯片上被存储在非易失性存储器中，随后被下载至易失性存储器中，以作为初始配置(编程)序列的一部分。

对于所有这些可编程逻辑器件(“PLD”)，器件的功能性由数据比特控制，其中数据比特以该目的被提供至该器件。数据比特可以被存储在易失性存储器(例如，如在FPGA和一些CPLD中的静态存储单元)、非易失性存储器(例如，如一些CPLD中的FLASH存储器)或者任何其它类型的存储单元中。

可以通过使用处理层(例如，金属层)来对其它PLD进行编程，其中处理层将器件上的各种元件可编程地互连。这些PLD被称作掩码可编程器件。也可以以其它方法(例如，使用熔丝或反熔丝技术)来实现PLD。术语“PLD”或者“可编程逻辑器件”包括但不限于这些示例性的器件，还包括只被部分编程的器件。例如，一种类型的PLD包括硬编码晶体管逻辑和被可编程地互连至硬编码晶体管逻辑的可编程交换结构的组合。

PLD可以被用于实施相位插值器，相位插值器可以被用于对采样时钟信号进行调整。一般而言，相位插值器通过改变采样时钟信号的相位进行工作，从而使得采样时钟信号与接收/目标时钟信号相匹配。这使得能够以正确的时间和/或速率对接收数据进行采样。在一些实现方式中，相位插值器可以操作电流模式逻辑(“CML”)，电流模式逻辑可以使用差分信号在两个相位角之间(例如，在0和90度之间)对采样时钟进行插值。

在电流模式逻辑(“CML”)中，当从某一相位区间切换到另一相位区间时，不同元件(例如晶体管)之间的器件失配(mismatch)会在象限边界处产生较差的统计上的差分非线性(“DNL”)。相应地，对于这些类型的实现方式，改善在象限边界处的统计上的DNL是可取且有用的。

实用新型内容

一个或多个实施例大致涉及在相位边界处具有改进的统计上的DNL的相位插值器。一个实施例涉及相位插值器，所述相位插值器具有数模转换器(DAC)，DAC生成被输入至传输门(例如，多路复用器)的电压偏置信号。多路复用器包括一个或多个开关，这些开关向一个或多个电流源输出控制电流的电压。DAC还可以生成泄放电流并将其提供给一个或多个电流源，而旁路所述传输门。泄放电流可以使未激活的电流源中的晶体管保持在低电流但非零电流的状态。

一种相位插值器，包括：数模转换器，其用于生成与相位信号相关联的偏置信号；多路复用器，其具有输入接口和输出接口，其中所述数模转换器被耦接至所述多路复用器的输入接口；第一电流源；以及第二电流源；其中，所述数模转换器被配置成向所述第一电流源和所述第二电流源提供泄放电流信号，而旁路所述多路复用器。

可选地，所述第一电流源和所述第二电流源被耦接至所述多路复用器的输出接口，以接收控制电流源电压。

可选地，所述第一电流源包括：具有第一源极/漏极节点的第一晶体管，所述第一源极/漏极节点被耦接至所述多路复用器的输出接口；以及具有栅极的第二晶体管，所述栅极被耦接至所述第一晶体管的源极/漏极节点。

可选地，所述第一晶体管和所述第二晶体管形成固定的晶体管对。

可选地，所述第二晶体管具有被耦接至地的第一源极/漏极节点。

可选地，所述第二晶体管具有被耦接至电流源节点的第二源极/漏极节点。

可选地，所述相位信号包括第一相位区间和第二相位区间，其中所述第一相位区间和所述第二相位区间不重叠。

可选地，所述第一电流源与所述第一相位区间相关联，所述第二电流源与所述第二相位区间相关联。

可选地，所述第一电流源和所述第二电流源被配置成，当所述第一电流源和所述第二电流源处于激活状态时，接收来自所述多路复用器的输出接口的各自的输出，并且接收所述泄放电流信号；以及所述第一电流源和所述第二电流源被配置成，当所述第一电流源和所述第二电流源处于未激活状态时，在不具有来自所述多路复用器的输出接口的输出的情况下，接收所述泄放电流信号。

可选地，所述相位插值器还包括：第三电流源；以及第四电流源；其中所述数模转换器被耦接至所述第三电流源和所述第四电流源。

可选地，所述多路复用器包括：与第一组相位相对应的第一开关，其中所述第一组相位半包含覆盖0至90度；与第二组相位相对应的第二开关，其中所述第二组相位半包含覆盖90至180度；与第三组相位相对应的第三开关，其中所述第三组相位半包含覆盖180至270度；以及与第四组相位相对应的第四开关，其中所述第四组相位半包含覆盖270至360度。

可选地，所述第一电流源和所述第二电流源被配置成在所述第一组相位中插值相位角，所述第二电流源和所述第三电流源被配置成在所述第二组相位中插值相位角，所述第三电流源和所述第四电流源被配置成在所述第三组相位中插值相位角，并且所述第一电流源和所述第四电流源被配置成在所述第四组相位中插值相位角。

可选地，所述第一电流源、所述第二电流源、所述第三电流源和所述第四电流源各自具有固定的晶体管对。

可选地，所述泄放电流中的一个被用于将所述第一电流源中的晶体管保持在非零电流的状态。

一种用于相位插值的方法，包括：在第一电流源和第二电流源接收各自的控制电流源电压，其中控制电压信号是由多路复用器响应于偏置电压信号而输出的；在所述第一电流源和所述第二电流源接收各自的第一和第二泄放电流信号，其中所述第一和第二泄放电流信号旁路所述多路复用器；以及生成与待插值的相位角相对应的差分信号，所述差分信号包括来自所述第一电流源的第一输出电压信号和来自所述第二电流源的第二输出电压信号。

可选地，所述方法还包括：在第三电流源和第四电流源接收各自的第三和第四泄放电流信号，其中所述第三和第四泄放电流信号旁路所述多路复用器。

可选地，当所述多路复用器输出用于所述第一和第二电流源的所述控制电压信号时，所述多路复用器不会输出用于所述第三和第四电流源的任何控制电压信号。

可选地，当所述多路复用器输出用于所述第二和第三电流源的控制电压信号时，所述多路复用器不会输出用于所述第一和第四电流源的任何控制电压信号；其中，当所述多路复用器输出用于所述第三和第四电流源的控制电压信号时，所述多路复用器不会输出用于所述第一和第二电流源的任何控制电压信号；并且其中，当所述多路复用器输出用于所述第一和第四电流源的控制电压信号时，所述多路复用器不会输出用于所述第二和第三电流源的任何控制电压信号。

可选地，所述第一、第二、第三和第四电流源中一次只有两个处于激活状态，从而为四组相位中的一组提供相位角插值。

可选地，所述四组相位中的第一组相位半包含覆盖0至90度，所述四组相位中的第二组相位半包含覆盖90至180度，所述四组相位中的第三组相位半包含覆盖180至270度，并且所述四组相位中的第四组相位半包含覆盖270至360度。

在说明书、附图和权利要求书中将更加详细地描述一些实施例的方面、目的和优点。前面的实用新型内容和后面的具体实施方式都只是示例性的和说明性的，其并非意图限制权利要求的范围。

附图说明

附图示出了实施例的设计和功用，在实施例中，相似的元素由同一参考数字指代。这些附图不一定按比例绘制。为了更好地理解如何获得上述以及其它的优点和目标，本申请将对实施例进行更具体地描述，这也将在附图中示出出来。这些附图仅描绘了示例性的实施例，因此其并不能被当成是对权利要求范围的限制。

图1是简化的方框图，其描绘了示例性的现场可编程门阵列(“FPGA”)架构，可以在该FPGA架构中实现本申请描述的一个或多个方面；

图2是电路图，其描绘了相位插值器的相位插值接口的示例；

图3是方框图/电路图，其描绘了具有相位插值器的差分数据接收器前端的示例；

图4是方框图/电路图，其描绘了图3中的相位插值器的控制电路的示例；

图5是方框图/电路图，其描绘了图3中的相位插值器的处于第一结构的控制电路的示例；

图6是方框图/电路图，其描绘了图3中的相位插值器的处于第二结构的控制电路的示例；

图7示出了一种用于执行改进的相位插值的方法。

具体实施方式

下面通过参考附图的方式描述了各种实施例。应当注意，附图并非按比例绘制，并且贯穿整个附图，具有相同结构或功能的元素由相似的参考数字表示。还应注意，附图仅意图促进对实施例的描述。附图并不意图作为本申请的穷尽性描述，或者作为对本申请范围的限制。此外，示出的实施例不需要具有显示的所有方面或优点。连同特定实施例进行描述的方面和优点不会被必然地限定至该实施例，并且尽管没有被示出或尽管没有被明确描述，在任何其它实施例中也可以实践这些方面或优点。

FPGA包括在阵列中的一些不同类型的可编程逻辑模块。例如，图1示出了FPGA架构100，其包括大量不同的可编程片，包括多千兆位收发器(“MGT”)101、可配置逻辑模块(“CLB”)102、随机存取存储器模块(“BRAM”)103、输入/输出模块(“IOB”)104、配置和时钟逻辑(“CONFIG/CLOCKS”)105、数字信号处理模块(“DSP”)106、专用输入/输出模块(“I/O”)107(例如，配置端口和时钟端口)，以及其它可编程逻辑108，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些FPGA还包括专用处理器模块(“PROC”)110。

在一些FPGA中，每个可编程片均包括可编程逻辑互连元件(“INT”)111，INT 111具有与相邻片内的可编程互连元件之间的标准连接。因此，可编程互连元件合起来一起为示出的FPGA执行可编程互连资源。可编程互连元件111也可以包括与相同单元内的可编程逻辑元件的连接，如图1顶部包括的示例所示。

例如，CLB 102可以包括可配置逻辑元件(“CLE”)112，CLE 112可以被编程以实现用户逻辑加上单个可编程互连元件(“INT”)111。除了包括一个或多个可编程互连元件之外，BRAM 103可以包括BRAM逻辑元件(“BRL”)113。通常地，片内包括的互连元件的数量取决于片的高度。在图示的实施例中，BRAM片具有的高度和5个CLB相同，但是也可以使用其他的数量(例如，4个)。除了包括合理数量的可编程互连元件之外，DSP片106可以包括DSP逻辑元件(“DSPL”)114。除了可编程互连元件111的一个实例之外，IOB 104可以包括，例如，输入/输出逻辑元件(“IOL”)115的两个实例。本领域的技术人员十分清楚，诸如被连接至I/O逻辑元件115的实际I/O焊盘，通常不会被局限于输入/输出逻辑元件115的区域。

在图示的示例中，靠近裸片中部的水平区域(图1所示)被用作配置逻辑、时钟逻辑以及其他控制逻辑。从该水平区域延伸出来的垂直列109被用于横跨FPGA的宽度来分配时钟信号和配置信号。

使用图1中示出的架构的一些FPGA包括额外的逻辑模块，这些组成了FPGA很大一部分的逻辑模块拆散了常规的柱状结构。额外的逻辑模块可以是可编程模块和/或专用逻辑。例如，处理器模块110跨越了CLB和BRAM的一些列。

需要注意的是，图1只意图示出示例性的FPGA架构。例如，一横行中逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小以及图1的顶部包括的互连/逻辑实现方式都仅仅是示例性的。例如，在实际的FPGA中，无论CLB出现在哪里，都通常包括不止一个相邻行的CLB，以便于用户逻辑的有效实现，但是相邻CLB行的数量随着FPGA的总体大小的变化而变化。

在下面的描述中讨论了相位插值器，其中使用FPGA的编程逻辑全部地或者部分地执行相位插值器。然而，为了清楚目的，举例说明而非限制，使用专用逻辑来执行所描述的这种相位插值器。

图2是电路图，其根据一些实施例示出了相位插值器的相位插值接口200。电源电压(例如Vdd 201)被连接至第一电阻(例如电阻器202)和第二电阻(例如电阻器203)。虽然电阻器202和203被示例性地描绘成电阻负载，但是应当理解，例如PMOS晶体管这样的晶体管也可以被用于提供电阻负载。

对于CML驱动器的实现方式，电阻器202和203被配置用于输出CML缓冲器或驱动器的输出电阻，这对于CML的实现方式来说，每个电阻器被配置成提供至少大约为50欧姆(例如，50欧姆±10欧姆)的电阻。在其它示例中，每个电阻器提供的电阻可以大于50欧姆或者小于50欧姆。然而，虽然下面的示例描述的是CML驱动器的实现方式，但是应当理解，可以使用任何差分信号(例如，差分对)。

电阻器202将Vdd 201耦接至电源耦合节点，例如输出节点232；电阻器203将Vdd201耦接至另一电源耦合节点，例如输出节点233。输出电压，例如Vout1，来源于输出节点232；而输出电压，例如Vout2，来源于输出节点233。这些输出电压的差值与被选择的相位相关联，其中从相位插值接口200提供该被选择的相位。

相位插值接口200包括多个CML差分对缓冲器，其可以被耦接至相位插值器的单个数模转换器(“DAC”)，如下所述。在该示例中，存在四个差分对，其一般被指示成通道1(“CH1”)、通道2(“CH2”)、通道3(“CH3”)、通道4(“CH4”)。然而，应当理解，通道的数量可以少于四个(例如，二、三)，或者多于四个。例如，在其它情况下，可以实施十个通道。

在示出的示例中，通道CH1用于0至90度的相位角区间，也就是x-y相位角图表的第一象限。通道CH2用于90至180度的相位角区间，也就是第二象限。通道CH3用于180至270度的相位角区间，也就是第三象限。通道CH4用于270至360度的相位角区间，也就是第四象限。

在图2所示的示例中，存在两组晶体管。第一组晶体管，也就是晶体管221、223、225和227，被耦接至输出节点232。另一组晶体管，也就是晶体管222、224、226和228，被耦接至输出节点233。更具体地，晶体管221、223、225和227中的每一个的第一源极/漏极节点被耦接至输出节点232，而晶体管222、224、226和228中的每一个的第一源极/漏极节点被耦接至输出节点233。

晶体管221-228在它们的第二源极/漏极节点被成对地耦接。晶体管221和222的第二源极/漏极节点被耦接至电流源节点261。晶体管223和224的第二源极/漏极节点被耦接至电流源节点262。晶体管225和226的第二源极/漏极节点被耦接至电流源节点263。晶体管227和228的第二源极/漏极节点被耦接至电流源节点264。在该示例性的实施例中，NMOS晶体管被描绘成晶体管221至228，所以其第一源极/漏极节点是漏极节点，其第二源极/漏极节点是源极节点。然而，在其它情况下，晶体管221-228中的一个或多个可以被实施成PMOS晶体管，或者PMOS和NMOS晶体管的组合。

在示出的示例中，晶体管221、223、225和227的栅极被分别耦接以接收时钟信号的一组相位。此外，晶体管222、224、226和228的栅极被分别耦接以接收该时钟信号的该组相位。

0度相位信号，例如0度相位时钟(“ck0”)信号210，被提供至晶体管221的栅极；180度相位信号，例如180度相位时钟(“ck180”)信号211，被提供至晶体管222的栅极。90度相位信号，例如90度相位时钟(“ck90”)信号212，被提供至晶体管223的栅极；270度相位信号，例如270度相位时钟(“ck270”)信号213，被提供至晶体管224的栅极。180度相位信号，例如180度相位时钟(“ck180”)信号211，被提供至晶体管225的栅极；0度相位信号，例如0度相位时钟(“ck0”)信号210，被提供至晶体管226的栅极。270度相位信号，例如270度相位时钟(“ck270”)信号213，被提供至晶体管227的栅极；90度相位信号，例如90度相位时钟(“ck90”)信号212，被提供至晶体管228的栅极。

应当理解，虽然描述了一组由0、90、180、270度组成的相位信号，并且每个相位区间大致是90度，但是在其它情况下，可以实施与之不同的起始和结束相位和/或相位区间。还应理解，ck0信号210和ck180信号211是时钟信号的一对互补对，而ck90信号212和ck270信号213是另一对互补的时钟信号。因此，例如，如果ck0信号210是逻辑高，那么ck180信号211是逻辑低，反之亦然。同样，如果ck90信号212是逻辑高，那么ck270信号213是逻辑低，反之亦然。

相应地，在操作过程中，如果晶体管221实质上处于导通的状态(例如，“打开”状态)，那么晶体管222实质上处于不导通的状态(例如，“关闭”状态)，反之亦然。同样，如果晶体管223打开，那么晶体管224关闭，反之亦然。此外，如果晶体管225打开，那么晶体管226关闭，反之亦然。最后，如果晶体管227打开，那么晶体管228关闭，反之亦然。

在图2所示的示例中，两对晶体管221/222和晶体管225/226被耦接以接收0度相位时钟信号和180度相位时钟信号。此外，两对晶体管223/224和晶体管227/228被耦接以接收90度相位时钟信号和270度相位时钟信号。关联于不同的输出节点，向每对晶体管组应用的时钟信号相位从左往右变化(flip)。

电流源网络259被耦接在电流源节点261-264和地260之间。电流源网络259包括用于实现通道CH1-CH4的电流源251、252、253、254。具体而言，电流源251、252用于通道CH1，电流源252、253用于通道CH2，电流源253、254用于通道CH3，电流源254、251用于通道CH4。

电流源251被耦接在电流源节点261和地260之间。与相位选择区间相关的偏置控制(“bias”)信号，例如bias0信号241，被提供作为电流源251的输入。电流源252被耦接在电流源节点262和地260之间。与相位选择区间相关的偏置信号，例如bias90信号242，被提供作为电流源252的输入。电流源253被耦接在电流源节点263和地260之间。与相位选择区间相关的偏置信号，例如bias180信号243，被提供作为电流源253的输入。电流源254被耦接在电流源节点264和地260之间。与相位选择区间相关的偏置信号，例如bias270信号244，被提供作为电流源254的输入。

在示出的实施例中，在0和90度之间选择的相位，也就是在x-y相位角图表的第一象限的相位，意味着bias0信号241和bias90信号242被有效(asserted)或维持有效以用于提供驱动电流和插值，而bias180信号243和bias270信号244被解除有效(de-asserted)，且只接收泄放电流。在此使用的有效或者解除有效并不必然意味着电流源完全地处于打开或关闭状态。而是，为了在0度和90度之间插值，bias0信号241和bias90信号242接收不同量的电流，从而以某一方向或另一方向移动相位。例如，bias0信号241提供的电流比bias90信号242提供的电流更多，这导致输出相位更接近ck0；同时，bias180信号243和bias270信号244被解除有效，在这种情况下，它们处于待命状态并且不会主动对信号进行插值。进一步，应当注意，虽然泄放电流使得被解除有效的晶体管保持在非零的电流值，但是所有电流源(包括有效的和解除有效的)都可以接收泄放电流，以下将会进一步详细描述。在一些情况下，信号的有效和解除有效可以被实施成一种选择操作，例如被用于多路复用技术。在示出的实施例中，在90和180度之间选择的相位，也就是在x-y相位角图表的第二象限的相位，意味着bias90信号242和bias180信号243被有效或维持有效，而bias0信号241和bias270信号244被解除有效或者维持不有效(not asserted)(例如，只接收泄放电流)。在示出的实施例中，在180和270度之间选择的相位，也就是在x-y相位角图表的第三象限的相位，意味着bias180信号243和bias270信号244被有效或维持有效，而bias0信号241和bias90信号242被解除有效或者维持不有效。在示出的实施例中，在270和0度之间选择的相位，也就是在x-y相位角图表的第四象限的相位，意味着bias270信号244和bias0信号241被有效或维持有效，而bias90信号242和bias180信号243被解除有效或者维持不有效。在示例性的实施例中，四个相位区间中的每一个均是半包含的(semi-inclusive)(例如，不重叠的)，也就是说，包含该区间的起始相位角，并且不包含该区间的结束相位角，如下所示：[0,90)、[90,180)、[180,270)、[270,0)。

应当理解，对于高速串行操作而言，尾电流会是响应灵敏的(responsive)。因此，为了提高操作速度，没有被选择的通道的电流源被切换成使缺省偏置，但是不关闭偏置，如下额外详细的描述。

偏置信号241-244被配置成分别控制将电流源251-254中的哪一个用于驱动电流或泄放电流。例如，在首先选择180和270度之间的相位角之后，再选择0和90度之间的相位。在该示例中，bias0信号241和bias90信号242用于提供驱动电流，而bias180信号243和bias270信号244用于提供泄放电流。同样地，相似的描述可以被应用于对任何其它象限的任何相位的选择，其中与被选择的相位的区间相关联的偏置信号有效，而没有与被选择的相位的区间相关联的偏置信号无效。

应当理解，可以通过将非零缺省偏置与未被选择的相位相关联来实施“泄放的”尾电流，也因此共同地存在“泄放”电流输出的偏移或偏差。因此，作为示例，“泄放”电流与零电流之间存在偏移。处于未被选择或者待命状态的偏置信号的权重根据具体应用的不同而各不相同，例如，取决于能够承受多大的待命电流或泄放电流，以及能够承受多久的电流源操作延迟等等。因此，“泄放”电流偏移的量会根据具体应用的不同而不同。通常以微安培为单位测量集成电路应用的泄放电流。

图3是方框图/电路图，其示出了差分数据接收器前端299的实施例。差分数据接收器前端299包括时钟数据恢复(“CDR”)模块280、相位插值器295和时钟模块285。同时参考图2和图3，进一步描述了差分数据接收器前端299。

可以用锁相环(“PLL”)来实施时钟模块285。PLL 285接收参考时钟信号286并且生成不同相位的时钟信号。在该示例性的实施例中，PLL 285生成至少大体在0度相位的ck0信号210、至少大体在90度相位的ck90信号212、至少大体在180度相位的ck180信号211以及至少大体在270度相位的ck270信号213。时钟信号210、211、212、213被输入至位于相位插值器295的如前图2中描述的相位插值接口200。

在使用过程中，差分数据298的数据流297被提供作为CDR模块280的输入。CDR模块280可以被实施用于产生编码输出，例如二进制编码输出281。可选的，CDR模块280可以具有下述专利文件中的结构：Cheng Hsiang Hsieh等人于2010年6月16日申请的美国专利，其美国专利号为8,253,451，专利名称为“Clock Data Recovery”，其全部内容在此通过参考的方式明确地并入本申请。

在该示例性的实施例中，七比特的二进制码被用作二进制编码输出281，也就是说，被用于从0至127的以1为增量的编码，二进制编码输出281被输出至相位插值器295。然而，应当理解，可以使用其它编码和/或其它比特长度。在该示例性的实施例中，该二进制码的数值0至31用于半包含的0至90度的相位(即如前所述的只包含一边)；该二进制码的数值32至63用于半包含的90至180度的相位；该二进制码的数值64至95用于半包含的180至270度的相位；该二进制码的数值96至127用于半包含的270至0度的相位。

位于相位插值器295的编码-偏置(code-to-bias)转换器290被耦接以接收二进制编码输出281，下面会进行更详细地描述，并且转换器290被配置成生成泄放或电流驱动信号294。转换器290可以被实施成数模转换器(“DAC”)。应当理解，本申请中描述的从DAC 290输出的电流驱动信号294可以是模拟信号，而除了Vout1和Vout2之外，本申请中描述的其它信号可以是数字信号。将电流驱动信号294从DAC 290提供至相位插值接口200，相位插值接口200提供输出291(Vout1，Vout2)。可选地，本申请中描述的控制电路被合并作为DAC 290和相位插值接口200的一部分。下述专利中描述了实施DAC模块290的其它可选的细节以及用于相位插值接口的实施例：Cheng Hsiang Hsieh等人于2010年6月16日申请的美国专利，其美国专利号为8,184,029，专利名称为“Phase Interpolator”，其全部内容在此通过参考的方式明确地并入本申请。

在某一实施例中，编码-偏置转换器290可以被实施成温度计编码的DAC，温度计编码的DAC具有能够从一个或多个矩阵中选择一个单元(cell)的列解码器和行解码器，其中单元的选择是响应于二进制编码输出281。被选择的单元能够设置：有多少个驱动晶体管应当处于电流源内的“打开”状态。在一些实施例中，电流源包括多个晶体管，当被设置成逻辑高/低时，这些晶体管输出控制电流源电压。控制电流源电压可以被输入至一个或多个传输门(例如，多路复用器)，其可以选择不同的值以使相位角在给定的相位区间内移动(例如，在0至90度之间的区间内进行相位移动)。

当相位插值器中的多路复用器从一个相位区间切换到另一相位区间时，一些方法就会出现缺点；也就是，在跨越边界时(例如，从0至90度，切换到90至180度)。当穿过边界进行切换时，电流源内的晶体管可能会失配，这是因为它们被解耦并且被耦接至具有不同物理特性的新的晶体管。这种问题(有些时候被称作“器件失配”)的发生可能是由于工艺的变化(例如，制造晶体管或者其它IC元件的变化)，其所生产的晶体管被期望具有相同的性能，但是当在电路中实施时，在行为上会展现出统计上的差异。在相位插值的情况中，当耦接的晶体管(只用于接收泄放电流)被驱动至逻辑高(例如，被有效)以接收偏置电流和泄放电流时，会发生器件失配，反之亦然。在相位插值器件中，在相位边界上的器件失配会成为特别棘手的问题，并且往往会导致象限边界附近或周围呈现较差的统计上的DNL。

图4是方框图/电路图，其根据一些实施例示出了改进的相位插值器400，其在相位边界上具有改进的性能。可以在图1-3的结构中实施相位插值器400。例如，作为图3中的相位插值器295。同时参考图1-4，进一步讨论了改进的相位插值器400。

电流模式的DAC 402可以接收二进制输入编码输出281，并将该编码输出转换成偏置电流IOUT 404和IOUTB 406。偏置电流IOUT 404和IOUTB 406可以直接输入至传输门，例如多路复用器408。如图所示，多路复用器408具有输入接口407和输出接口409，其中一个或多个偏置电流通过输入接口407输入，而电流控制源电压信号从输出接口409流出。虽然只示出了单个多路复用器，但是在其它结构中，可以使用其它类型的传输门或者数据选择器。相似地，与作为示例的单个多路复用器408相反，可以使用多个传输门。如图所示，多路复用器408包括多个开关SW1 410a、SW2 410b、SW3 410c、SW4 410d(统称为SW1-SW4)，并且相应的选择器可以控制SEL1 412a、SEL2 412b、SEL3 412c、SEL4 412d(统称为SEL<4:1>)，以激活或者禁用各自的开关。

如图所示，电流模式的DAC 402还能作为泄放电流源，以生成多个泄放电流信号414a-414d(ILIVE)。在一些情况下，DAC 402包括用于生成泄放电流信号414a-414d的泄放电流源。泄放电流信号414a-414d可以耦接至电流源416以及输出接口409(控制电压也从输出接口409流出)。需要注意，与过去的方法相比，泄放电流信号414a-414d旁路(bypass)多路复用器，并且被直接耦接至电流源416。如上所述，每个泄放电流信号414均将非有效电流源内的晶体管保持在非零的电流值，从而使得晶体管没有一直被关闭，而是保留少量的电荷，以使得晶体管能够更加快速地被转变至所需要的逻辑高状态。

根据一些实施例，电流源416包括多个晶体管，晶体管的功能是作为用于不同偏置信号的电流镜(current mirror)。第一组晶体管417中的晶体管430a-430d各自具有被耦接至地的第一源极/漏极、被耦接至输出接口409的第二源极/漏极(例如，从输出接口409接收电流控制源电压)以及被耦接至源电压的栅极。第二组晶体管418中的晶体管440a-440d各自具有被耦接至地的第一源极/漏极、被耦接至各自的电流源节点(例如，图2中描述的电流源节点261-264中的任何一个)的第二源极/漏极节点以及栅极，其中栅极与晶体管430中对应的晶体管的第二源极/漏极耦接，从而与其相应的晶体管430a-430d(来自第一组晶体管417)形成固定的晶体管对。具体而言，晶体管430a、440a形成第一固定晶体管对，以用于多个电流源416中的第一电流源。晶体管430b、440b形成第二固定晶体管对，以用于多个电流源416中的第二电流源。晶体管430c、440c形成第三固定晶体管对，以用于多个电流源416中的第三电流源。晶体管430d、440d形成第四固定晶体管对，以用于多个电流源416中的第四电流源。在一些实施例中，晶体管430a-430d、440a-440d可以被实施成NMOS类型，尽管也可以实施成使用其它类型晶体管的其它结构(例如，PMOS晶体管、PMOS/NMOS的组合)。

为了形成电流源，来自每组的晶体管可以被耦接为电流镜。例如，第一电流源可以包括晶体管M1 430a和晶体管QUAD1 440a，第二电流源可以包括晶体管M2 430b和晶体管QUAD2 440b，第三电流源可以包括晶体管M3 430c和晶体管QUAD3 440c，第四电流源可以包括晶体管M4 430d和晶体管QUAD4 440d。成对的电流源可以被用于在相位角的区间内插值时钟信号。在示出的示例中，通过第一电流源(晶体管M1、QUAD1)和第二电流源(晶体管M2、QUAD2)可以管理具有0和90度之间的相位区间的第一通道。通过第二电流源(晶体管M2、QUAD2)和第三电流源(晶体管M3、QUAD3)可以管理具有90和180度之间的相位区间的第二通道。通过第三电流源(晶体管M3、QUAD3)和第四电流源(晶体管M4、QUAD4)可以管理具有180和270度之间的相位区间的第三通道。通过第一电流源(晶体管M1、QUAD1)和第四电流源(晶体管M4、QUAD4)可以管理具有270和360度之间的相位区间的第四通道。

如上所示，第一电流源、第二电流源、第三电流源、第四电流源各自具有固定的晶体管对。在使用过程中，第一电流源和第二电流源被配置成在第一组相位(例如，半包含的0至90度)中插值相位角，第二电流源和第三电流源被配置成在第二组相位(例如，半包含的90至180度)中插值相位角，第三电流源和第四电流源被配置成在第三组相位(例如，半包含的180至270度)中插值相位角，并且第一电流源和第四电流源被配置成在第四组相位(例如，半包含的270至360度)中插值相位角。

如图所示，DAC(泄放电流源)402通过各自的导线被耦接至各自的电流源416的晶体管430a-430d，其中导线被配置成将泄放电流信号414a-414d分别传输至电流源416。相应地，泄放电流信号414a-414d旁路多路复用器408，并且在没有穿过多路复用器408的情况下被传输至各自的电流源416。

图5和6显示的示例将0至90度的第一相位区间切换至90至180度的第二相位区间。参考图5，图5显示了以第一配置500呈现的相位插值器，DAC 402接收第一相位插值(PI)编码，以用于第一相位区间的插值。据此，在多路复用器408中仅仅使用控制选择器SEL1选择了一个开关SW1 410a。响应于第一PI编码，DAC 402转换该PI编码，并将偏置电流IOUT 404和IOUTB 406输入至SW1 410a。响应于偏置电流，开关SW1 410a提供控制电流源电压，控制电流源电压是用于控制电流源416的电压。具体而言，来自SW1 410a的控制电流源电压被输入至晶体管M1 430a(这使得电流在QUAD1晶体管440a镜像复制)，并且被输入至晶体管M2430b(这使得电流在QUAD2晶体管440b镜像复制)。相应地，第一电流源416(具有晶体管M1、QUAD1)和第二电流源416(具有晶体管M2、QUAD2)处于激活状态，而第三和第四电流源416(分别具有晶体管M3、QUAD3和晶体管M4、QUAD4)处于未激活状态，并且只接收来自泄放电流源(DAC)402的泄放电流，而不会接收来自多路复用器408的任何控制电流源电压。激活的电流源416生成与待插值的相位角相对应的差分信号，差分信号包括来自第一电流源416的第一输出电压信号和来自第二电流源416的第二输出电压信号。

一般而言，四个电流源(分别具有M1-M4)是否接收泄放电流和偏置电流的组合，取决于给定的电流源是处于能够被主动用于插值(例如，被有效)的状态还是处于待命状态。在图5所示的示例中，M1和M2除了接收泄放电流之外还接收偏置电流。如图5所示，流向M1的电流由I1_A表示，其中“A”代表相应的电流源处于激活/有效状态。电流I1_A的值等于泄放电流ILIVE 414A的值和偏置电流IOUT 404的值。相似地，M2也处于激活/有效状态，并且输入M2的电流是I2_A。电流I2_A的值等于泄放电流ILIVE 414B的值和偏置电流IOUTB 406的值。相比之下，流向M3和M4(对应于解除有效的电流源)的电流分别由I3_N和I4_N表示(其中“N”表示相应的电流源被解除有效)。在所示的实例中，I3_N和I4_N的值分别是其各自泄放电流的值，即ILIVE 414C和ILIVE 414D。

现参考图6，其显示了以第二配置600呈现的相位插值器。当DAC 402接收第二PI编码以切换至第二相位区间(从90度至180度)时，控制选择器SEL2打开SW2并且维持其余开关的关闭状态。因此，控制电流源电压被输入至M2(这使得电流在QUAD2晶体管镜像复制)，并且被输入至晶体管M3(这使得对应电流在QUAD3晶体管镜像复制)。据此，在该配置中，第二电流源(M2/QUAD2)和第三电流源(M3/QUAD3)处于激活状态以便接收偏置电流和泄放电流，而第一和第四电流源(分别是M1/QUAD1和M4/QUAD4)只接收来自泄放电流源(在该示例中是DAC 402)的泄放电流，且不会接收偏置电流。如图6所示，流向M2的电流由I2_A表示。电流I2_A的值等于泄放电流ILIVE 414B的值和偏置电流IOUTB 406的值。相似地，M3也处于激活/有效状态，并且其电流输入是I3_A。电流l3_A的值等于泄放电流ILIVE 414C的值和偏置电流IOUT 404的值。相比之下，流向M1和M4(对应于解除有效的电流源)的电流分别由I1_N和I4_N表示。在所示的实例中，I1_N和I4_N的值分别是其各自泄放电流的值，即ILIVE 414A和ILIVE 414D。

从第二相位区间(90至180度)至第三相位区间(180至270度)的切换，以及从第三相位区间(180至270度)至第四相位区间(270至360度)的切换均与上面的描述相似。

与以前的方法相比，当在区间之间切换时，晶体管之间的配对是预先固定的。也就是说，当切换相位区间时，上述第一、第二、第三和第四晶体管对没有进行相互交换(例如，不管是在通道CH1还是通道CH2，M2/QUAD2均保持配对)。因此，本申请中描述的实施例在象限变换时，不是将泄放电流切换至不同的晶体管，而是向晶体管对提供固定的泄放电流。这使得成对晶体管的特性变得更加稳定，因为每对中的每个晶体管同时接收相同的泄放信号和/或相同的高(例如，驱动)信号。因此，避免了器件失配，并且获得了改善的统计上的DNL。

图7示出了用于实施改进的相位插值的方法。方法700包括：在第一电流源和第二电流源接收各自的控制电流源电压，其中控制电压信号是由多路复用器响应于偏置电压信号输出的(第702项)。方法700还包括：在第一电流源和第二电流源接收各自的第一和第二泄放电流信号，其中第一和第二泄放电流信号旁路多路复用器(第704项)。方法700还包括：生成与待插值的相位角相对应的差分信号，差分信号包括来自第一电流源的第一输出电压信号和来自第二电流源的第二输出电压信号(第706项)。

可选地，方法700还包括：在第三电流源和第四电流源接收各自的第三和第四泄放电流信号，其中第三和第四泄放电流信号旁路多路复用器。

可选地，当多路复用器输出用于第一和第二电流源的控制电压信号时，多路复用器不会输出用于第三和第四电流源的任何控制电压信号。

可选地，当多路复用器输出用于第二和第三电流源的控制电压信号时，多路复用器不会输出用于第一和第四电流源的任何控制电压信号；当多路复用器输出用于第三和第四电流源的控制电压信号时，多路复用器不会输出用于第一和第二电流源的任何控制电压信号；并且当多路复用器输出用于第一和第四电流源的控制电压信号时，多路复用器不会输出用于第二和第三电流源的任何控制电压信号。

可选地，上述第一、第二、第三和第四电流源中一次只有两个处于激活状态，从而为四组相位中的一组提供相位角插值。

可选地，四组相位中的第一组相位半包含覆盖0至90度，四组相位中的第二组相位半包含覆盖90至180度，四组相位中的第三组相位半包含覆盖180至270度，并且四组相位中的第四组相位半包含覆盖270至360度。

在上面的实施例中，描述了四个泄放电流信号414a-414d。在其它实施例中，泄放电流信号的数量可以少于四个(例如，两个，三个)，或者多于四个。相似地，在其它实施例中，多路复用器408中具有的开关少于四个(例如，两个，三个)，或者多于四个，而不是具有四个开关410a-410d。相似地，在其它实施例中，电流源416可能少于四个，或者多于四个，而不是具有四个电流源416。此外，与四个开关410a-410d相对应的每个相位区间不需要具有90度的区间，其在其它实施例中可以具有其它的区间数值。例如，如果多路复用器408具有10个开关410，那么每个对应的相位区间将是360度/10＝36度。一般而言，每个相位区间是360度/多路复用器408中开关410的数量。

应当理解，说明书中使用的“第一”、“第二”、“第三”和“第四”等，或者任何其它相似的术语，被用于指代不同或单独的项目，但并不一定指代项目的顺序。例如，“第一电流源”和“第二电流源”被用于指代两个电流源。

虽然前面描述了具体的实施例，但是应当理解，其并不意图将请求保护的申请限定至优选的实施例，并且很显然地，在不偏离本申请的精神和范围的情况下，本领域的技术人员可以作出各种变化和修改。相应地，说明书和附图被认为是说明性的，而不是限制性的。本申请意图覆盖所有替代、改进和等同的方案。

Claims (14)

1.一种相位插值器，其特征在于，包括：

数模转换器，其用于生成与相位信号相关联的偏置信号；

多路复用器，其具有输入接口和输出接口，其中所述数模转换器被耦接至所述多路复用器的输入接口；

第一电流源；以及

第二电流源；

其中所述数模转换器被配置成向所述第一电流源和所述第二电流源提供泄放电流信号，而旁路所述多路复用器。

2.根据权利要求1所述的相位插值器，其特征在于，所述第一电流源和所述第二电流源被耦接至所述多路复用器的输出接口，以接收控制电流源电压。

3.根据权利要求2所述的相位插值器，其特征在于，所述第一电流源包括：

具有第一源极/漏极节点的第一晶体管，所述第一源极/漏极节点被耦接至所述多路复用器的输出接口；以及

具有栅极的第二晶体管，所述栅极被耦接至所述第一晶体管的源极/漏极节点。

4.根据权利要求3所述的相位插值器，其特征在于，所述第一晶体管和所述第二晶体管形成固定的晶体管对。

5.根据权利要求3所述的相位插值器，其特征在于，所述第二晶体管具有被耦接至地的第一源极/漏极节点。

6.根据权利要求5所述的相位插值器，其特征在于，所述第二晶体管具有被耦接至电流源节点的第二源极/漏极节点。

7.根据权利要求3所述的相位插值器，其特征在于，所述相位信号包括第一相位区间和第二相位区间，其中所述第一相位区间和所述第二相位区间不重叠。

8.根据权利要求7所述的相位插值器，其特征在于，所述第一电流源与所述第一相位区间相关联，所述第二电流源与所述第二相位区间相关联。

9.根据权利要求1所述的相位插值器，其特征在于，所述第一电流源和所述第二电流源被配置成，当所述第一电流源和所述第二电流源处于激活状态时，接收来自所述多路复用器的输出接口的各自的输出，并且接收所述泄放电流信号；以及所述第一电流源和所述第二电流源被配置成，当所述第一电流源和所述第二电流源处于未激活状态时，在不具有来自所述多路复用器的输出接口的输出的情况下，接收所述泄放电流信号。

10.根据权利要求1所述的相位插值器，其特征在于，还包括：

第三电流源；以及

第四电流源；

其中，所述数模转换器被耦接至所述第三电流源和所述第四电流源。

11.根据权利要求10所述的相位插值器，其特征在于，所述多路复用器包括：

与第一组相位相对应的第一开关，所述第一组相位半包含覆盖0至90度；

与第二组相位相对应的第二开关，所述第二组相位半包含覆盖90至180度；

与第三组相位相对应的第三开关，所述第三组相位半包含覆盖180至270度；以及

与第四组相位相对应的第四开关，所述第四组相位半包含覆盖270至360度。

12.根据权利要求11所述的相位插值器，其特征在于，所述第一电流源和所述第二电流源被配置成在所述第一组相位中插值相位角，所述第二电流源和所述第三电流源被配置成在所述第二组相位中插值相位角，所述第三电流源和所述第四电流源被配置成在所述第三组相位中插值相位角，并且所述第一电流源和所述第四电流源被配置成在所述第四组相位中插值相位角。

13.根据权利要求12所述的相位插值器，其特征在于，所述第一电流源、所述第二电流源、所述第三电流源和所述第四电流源各自具有固定的晶体管对。

14.根据权利要求1所述的相位插值器，其特征在于，所述泄放电流中的一个被用于将所述第一电流源中的晶体管保持在非零电流的状态。