CN206441031U - 一种低压差线性稳压器 - Google Patents

Abstract

本实用新型提供一种低压差线性稳压器，包括运算放大器、输出开关管、第一电阻模块和第二电阻模块，还包括：第一开关管，控制端接收预设时钟信号，第一端与电源相连，第二端与运算放大器的电源端相连；预设时钟信号中低高电平的占空比为a:b，0＜a＜b；第二开关管，控制端接收预设时钟信号，第一端与运算放大器的输出端相连，第二端与输出开关管的控制端相连；电容模块，一端分别与第二开关管的第二端和输出开关管的控制端相连，当输出开关管为第一NMOS管时，另一端接地，当输出开关管为第一PMOS管时，另一端与电源相连；第三开关管，第一端与第二电阻模块相连，控制端接收预设时钟信号的反相信号，第二端接地。本实用新型的功耗低。

Description

一种低压差线性稳压器

技术领域

本实用新型涉及电路技术领域，特别是涉及一种低压差线性稳压器。

背景技术

现代社会里，涌现了越来越多的手持电子产品，这些产品大都采用电池供电。电池作为一种电源，其输出电压在使用周期内不是固定不变的，而是随着使用时间而逐渐下降。且电池电压通常都高于芯片的正常工作电压，例如一些应用里电池电压为3.6V，而芯片内电路的工作电压只要2.5V就够了。这种情况下，芯片内就需要集成一个低压差线性稳压器，保证只要电池电压高于2.5V，低压差线性稳压器即输出稳定的2.5V，使得电路可以安全可靠地运行。

现有低压差线性稳压器的电路如图1所示：VCC’为输入电源，Vout’为输出电压，Vref’为输入基准电压，N1’为输出NMOS管。运算放大器AMP’通过负反馈使得运算放大器AMP’两个输入端的电压趋于一致，则输出电压VOUT’＝VREF’*(R1’+R2’)/R2’。

现有低压差线性稳压器存在以下缺点：使用电池的手持电子产品对功耗有苛刻的要求，功耗越小就意味着电池可以工作更长的时间。而图1中低压差线性稳压器需要始终处于工作状态，其功耗很大，无法满足芯片的功耗需求。

实用新型内容

鉴于上述问题，本实用新型实施例的目的在于提供一种低压差线性稳压器，以解决现有低压差线性稳压器静态功耗大的问题。

为了解决上述问题，本实用新型实施例公开了一种低压差线性稳压器，包括运算放大器、输出开关管、第一电阻模块和第二电阻模块，所述低压差线性稳压器还包括：第一开关管，所述第一开关管的控制端接收预设时钟信号，所述第一开关管的第一端与电源相连，所述第一开关管的第二端与所述运算放大器的电源端相连；所述预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b；第二开关管，所述第二开关管的控制端接收所述预设时钟信号，所述第二开关管的第一端与所述运算放大器的输出端相连，所述第二开关管的第二端与所述输出开关管的控制端相连；电容模块，所述电容模块的一端分别与所述第二开关管的第二端和所述输出开关管的控制端相连，当所述输出开关管为第一NMOS管时，所述电容模块的另一端接地，当所述输出开关管为第一PMOS管时，所述电容模块的另一端与所述电源相连；第三开关管，所述第三开关管的第一端与所述第二电阻模块相连，所述第三开关管的控制端接收所述预设时钟信号的反相信号，所述第三开关管的第二端接地；当所述预设时钟信号为低电平时，所述第一开关管、所述第二开关管、所述第三开关管和所述输出开关管导通；当所述预设时钟信号为高电平时，所述第一开关管、所述第二开关管、所述第三开关管关闭，所述输出开关管导通。

可选地，所述第一开关管为第二PMOS管。

可选地，所述第二开关管为第三PMOS管。

可选地，所述第三开关管为第二NMOS管。

可选地，所述电容模块包括至少一个电容。

可选地，所述预设时钟信号中低电平和高电平的占空比为1:n，n大于1。

可选地，所述低压差线性稳压器还包括：时钟产生电路，所述时钟产生电路分别与所述第一开关管的控制端、所述第二开关管的控制端和所述第三开关管的控制端相连，所述时钟产生电路用于产生所述预设时钟信号和所述预设时钟信号的反相信号。

可选地，所述时钟产生电路包括：第一反相模块，包括2m+1个依次连接的第一反相器，所述第一反相模块的输入端与输出端相连；其中，m为大于0的整数；分频器，所述分频器的输入端与所述第一反相模块的输出端相连，所述分频器用于对所述第一反相模块的输出时钟进行分频，并输出所述预设时钟信号；第二反相模块，包括2p+1个依次连接的第二反相器，所述第二反相模块的输入端与所述分频器的输出端相连，所述第二反相模块对所述预设时钟信号进行反相，以输出所述预设时钟信号的反相信号；其中，p为大于或等于0的整数。

可选地，所述第一电阻模块为第一电阻，所述第二电阻模块为第二电阻。

本实用新型实施例的低压差线性稳压器包括以下优点：在运算放大器的电源端和电源之间设置第一开关管，在运算放大器的输出端和输出开关管的控制端之间设置第二开关管和电容模块，以及在第二电阻模块和地之间设置第三开关管，进而通过预设时钟信号控制第一开关管和第二开关管，以及通过预设时钟信号的反相信号控制第三开关管，其中，预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b，当预设时钟信号为低电平时，第一开关管、第二开关管、第三开关管和输出开关管导通，电容模块储存电荷，低压差线性稳压器处于工作状态；当预设时钟信号为高电平时，第一开关管、第二开关管、第三开关管关闭，输出开关管导通，电容模块释放电荷，低压差线性稳压器处于停止工作状态。这样，本实用新型实施例的低压差线性稳压器无需始终处于工作状态，仅在预设时钟信号为低电平时处于工作状态，与现有低压差线性稳压器相比，功耗极低。

附图说明

图1是现有低压差线性稳压器的电路结构示意图；

图2是本实用新型的一种低压差线性稳压器实施例的电路结构示意图；

图3是本实用新型的另一种低压差线性稳压器实施例的电路结构示意图；

图4是本实用新型的一种低压差线性稳压器实施例中时钟产生电路的结构示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

本实用新型实施例的低压差线性稳压器可以包括运算放大器1、输出开关管2、第一电阻模块3和第二电阻模块4，低压差线性稳压器还可以包括：第一开关管5，第一开关管5的控制端接收预设时钟信号A，第一开关管5的第一端与电源相连，第一开关管5的第二端与运算放大器1的电源端相连，电源电压为VCC；预设时钟信号A中低电平和高电平的占空比为a:b，0＜a＜b；第二开关管6，第二开关管6的控制端接收预设时钟信号A，第二开关管6的第一端与运算放大器1的输出端相连，第二开关管6的第二端与输出开关管2的控制端相连；电容模块7，电容模块7的一端分别与第二开关管6的第二端和输出开关管2的控制端相连，当输出开关管2为第一NMOS管N1时，电容模块7的另一端接地，当输出开关管2为第一PMOS管P1时，电容模块7的另一端与电源相连；第三开关管8，第三开关管8的第一端与第二电阻模块4相连，第三开关管8的控制端接收预设时钟信号A的反相信号A_D，第三开关管8的第二端接地；当预设时钟信号A为低电平时，第一开关管5、第二开关管6、第三开关管8和输出开关管2导通，低压差线性稳压器处于正常工作状态，运算放大器1给电容模块7充电；当预设时钟信号A为高电平时，第一开关管5、第二开关管6、第三开关管8关闭，输出开关管2导通，低压差线性稳压器处于停止工作状态，电容模块7向输出开关管2漏电。

这样，低压差线性稳压器正常工作的时间比较短，而停止工作的时间比较长，那么在预设时钟信号A整个周期中，低压差线性稳压器平均功耗就会很低。假设低压差线性稳压器正常工作时的平均电流为I，则在预设时钟信号A整个周期中，低压差线性稳压器的平均电流为I/(b/a+1)，因此，b/a越大，在预设时钟信号A整个周期中，低压差线性稳压器的平均电流越小，平均功耗越低。

例如，在本实用新型的一个实施例中，预设时钟信号A中低电平和高电平的占空比为1:n，n大于1，即此时，a＝1，b＝n，由于电容模块7的漏电一般很小，所以可以设置n大于1。若低压差线性稳压器正常工作时的平均电流为I，则在预设时钟信号A整个周期中，低压差线性稳压器的平均电流为I/(n+1)，此时，n越大，在预设时钟信号A整个周期中，低压差线性稳压器的平均电流越小，平均功耗越低。

具体地，图2是本实用新型的一种低压差线性稳压器实施例中，当输出开关管2为第一NMOS管N1时的结构示意图，图3是本实用新型的另一种低压差线性稳压器实施例中，当输出开关管2为第一PMOS管P1时的结构示意图。图2中，第一NMOS管N1的漏端与电源相连，第一电阻模块3的一端与第一NMOS管N1的源端相连，第二电阻模块4的一端与第一电阻模块3的另一端相连，第二电阻模块4的另一端与第三开关管8的第一端相连。图3中，第一PMOS管P1的源端与电源相连，第一电阻模块3的一端与第一PMOS管P1的漏端相连，第二电阻模块4的一端与第一电阻模块3的另一端相连，第二电阻模块4的另一端与第三开关管8的第一端相连。

另外，参照图2，运算放大器1的反相输入端接收基准电压Vref，运算放大器1的同相输入端与第二电阻模块4的一端和第一电阻模块3的另一端相连。参照图3，运算放大器1的同相输入端接收基准电压，运算放大器1的反相输入端与第二电阻模块4的一端和第一电阻模块3的另一端相连。

其中，当低压差线性稳压器处于正常工作状态时，Vout＝Vref*(R1+R2)/R2，Vg＝Vout+Vt。其中，Vout为低压差线性稳压器的输出电压，R1为第一电阻模块3的电阻值，R2为第二电阻模块4的电阻值，Vg为输出开关管2的控制端电压，Vt为输出开关管2中控制端与输出开关管2的第二端之间的电压差。当低压差线性稳压器处于停止工作状态时，由于电容模块7向输出开关管2漏电，Vg会慢慢变小，Vout随Vg慢慢变小。

可选地，参照图2和图3，第一开关管5可以为第二PMOS管P2，第二开关管6可以为第三PMOS管P3，第三开关管8可以为第二NMOS管N2。此时，第二PMOS管P2的栅端接收预设时钟信号A，第二PMOS管P2的源端与电源相连，第二PMOS管P2的漏端与运算放大器1的电源端相连。第三PMOS管P3的栅端接收预设时钟信号A，第三PMOS管P3的源端与运算放大器1的输出端相连，第三PMOS管P3的漏端与输出开关管2的控制端相连。第二NMOS管N2的漏端与第二电阻模块4相连，第二NMOS管N2的栅端接收预设时钟信号A的反相信号A_D，第二NMOS管N2的源端接地。

可选地，电容模块7可以包括至少一个电容。图2和图3中，电容模块7包括一个电容C。

可选地，低压差线性稳压器还可以包括：时钟产生电路，时钟产生电路分别与第一开关管5的控制端、第二开关管6的控制端和第三开关管8的控制端相连，时钟产生电路用于产生预设时钟信号A和预设时钟信号A的反相信号A_D。

可选地，参照图4，时钟产生电路可以包括：第一反相模块9，包括2m+1个依次连接的第一反相器F1，第一反相模块9的输入端与输出端相连；其中，m为大于0的整数；分频器10，分频器10的输入端与第一反相模块9的输出端相连，分频器10用于对第一反相模块9的输出时钟进行分频，并输出预设时钟信号A；第二反相模块11，包括2p+1个依次连接的第二反相器F2，第二反相模块11的输入端与分频器10的输出端相连，第二反相模块11对预设时钟信号A进行反相，以输出预设时钟信号A的反相信号A_D；其中，p为大于或等于0的整数。图4中，第一反相模块9可以包括3个依次连接的第一反相器F1，第二反相模块11包括可以1个第二反相器F2。其中，第一反相器F1和第二反相器F2可以为相同的反相器或不同的反相器。

图4中，第一反相模块9中3个依次连接的第一反相器F1组成振荡器，当结点B电平为高时，结点C电平为低，结点D电平为高时又会将结点B电平拉低，整个振荡器输出的时钟周期就是三个第一反相器F1的延迟时间。分频器10可以根据需要的时钟周期、低电平和高电平的占空比对第一反相模块9的输出时钟进行分频。

可选地，参照图2和图3，第一电阻模块3可以为第一电阻，第二电阻模块4可以为第二电阻，第一电阻模块3和第二电阻模块4的阻值可以相等或不相等。

本实用新型实施例的低压差线性稳压器包括以下优点：在运算放大器的电源端和电源之间设置第一开关管，在运算放大器的输出端和输出开关管的控制端之间设置第二开关管和电容模块，以及在第二电阻模块和地之间设置第三开关管，进而通过预设时钟信号控制第一开关管和第二开关管，以及通过预设时钟信号的反相信号控制第三开关管，其中，预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b，当预设时钟信号为低电平时，第一开关管、第二开关管、第三开关管和输出开关管导通，电容模块储存电荷，低压差线性稳压器处于工作状态；当预设时钟信号为高电平时，第一开关管、第二开关管、第三开关管关闭，输出开关管导通，电容模块释放电荷，低压差线性稳压器处于停止工作状态。这样，本实用新型实施例的低压差线性稳压器无需始终处于工作状态，仅在预设时钟信号为低电平时处于工作状态，与现有低压差线性稳压器相比，平均功耗极低。

需要说明的是，本实用新型实施例中，第二开关管6的功能可以由第三NMOS管实现，此时，第三NMOS管的控制端接收预设时钟信号的反相信号，第三NMOS管的漏端与运算放大器的输出端相连、第三NMOS管的源端与输出开关管的控制端相连。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

尽管已描述了本实用新型实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本实用新型所提供的一种低压差线性稳压器，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (9)

1.一种低压差线性稳压器，其特征在于，包括运算放大器、输出开关管、第一电阻模块和第二电阻模块，所述低压差线性稳压器还包括：

第一开关管，所述第一开关管的控制端接收预设时钟信号，所述第一开关管的第一端与电源相连，所述第一开关管的第二端与所述运算放大器的电源端相连；所述预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b；

第二开关管，所述第二开关管的控制端接收所述预设时钟信号，所述第二开关管的第一端与所述运算放大器的输出端相连，所述第二开关管的第二端与所述输出开关管的控制端相连；

电容模块，所述电容模块的一端分别与所述第二开关管的第二端和所述输出开关管的控制端相连，当所述输出开关管为第一NMOS管时，所述电容模块的另一端接地，当所述输出开关管为第一PMOS管时，所述电容模块的另一端与所述电源相连；

第三开关管，所述第三开关管的第一端与所述第二电阻模块相连，所述第三开关管的控制端接收所述预设时钟信号的反相信号，所述第三开关管的第二端接地；

当所述预设时钟信号为低电平时，所述第一开关管、所述第二开关管、所述第三开关管和所述输出开关管导通；当所述预设时钟信号为高电平时，所述第一开关管、所述第二开关管、所述第三开关管关闭，所述输出开关管导通。

2.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第一开关管为第二PMOS管。

3.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第二开关管为第三PMOS管。

4.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第三开关管为第二NMOS管。

5.根据权利要求1所述的低压差线性稳压器，其特征在于，所述电容模块包括至少一个电容。

6.根据权利要求1所述的低压差线性稳压器，其特征在于，所述预设时钟信号中低电平和高电平的占空比为1:n，n大于1。

7.根据权利要求1所述的低压差线性稳压器，其特征在于，还包括：

时钟产生电路，所述时钟产生电路分别与所述第一开关管的控制端、所述第二开关管的控制端和所述第三开关管的控制端相连，所述时钟产生电路用于产生所述预设时钟信号和所述预设时钟信号的反相信号。

8.根据权利要求7所述的低压差线性稳压器，其特征在于，所述时钟产生电路包括：

第一反相模块，包括2m+1个依次连接的第一反相器，所述第一反相模块的输入端与输出端相连；其中，m为大于0的整数；

分频器，所述分频器的输入端与所述第一反相模块的输出端相连，所述分频器用于对所述第一反相模块的输出时钟进行分频，并输出所述预设时钟信号；

第二反相模块，包括2p+1个依次连接的第二反相器，所述第二反相模块的输入端与所述分频器的输出端相连，所述第二反相模块对所述预设时钟信号进行反相，以输出所述预设时钟信号的反相信号；其中，p为大于或等于0的整数。

9.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第一电阻模块为第一电阻，所述第二电阻模块为第二电阻。