CN206322162U

CN206322162U - 具有pcie和gprs接口的复数乘乘运算装置

Info

Publication number: CN206322162U
Application number: CN201621434636.8U
Authority: CN
Inventors: 张静
Original assignee: Yulin University
Current assignee: Yulin University
Priority date: 2016-12-26
Filing date: 2016-12-26
Publication date: 2017-07-11
Anticipated expiration: 2026-12-26

Abstract

一种具有PCIE和GPRS接口的复数乘乘运算装置，具有：对装置进行控制的FPGA电路；PCI Express电路；该电路的输出端接FPGA电路的输入端；无线通信电路，该电路的输入端接FPGA电路的输出端；本装置具有设计合理、结构简单、外围元器件少、成本低、具有多种对外接口、便于与外围设备联网等优点，可推广应用到复数运算领域。

Description

具有PCIE和GPRS接口的复数乘乘运算装置

技术领域

本实用新型属于用于通过计算求函数值的设备或装置技术领域，具体涉及到一种具有PCIE和GPRS接口的复数乘乘运算装置。

背景技术

复数是高等数学的重要内容，复数是从实践中产生和发展起来。复数已经在各种科学领域得到长足发展，尤其是在磁场学、流体力学、电工学、振动理论、机翼理论等。随着科学的发展，复数的处理速度将进一步提高。复数的处理中，常常要用到复数乘乘运算。对于复数乘乘运算，是非常耗费时间的。研究如何有效地提高复数乘乘运算的速度，很有实际意义。对于复数的乘乘运算，涉及到4个32位的操作数连乘运算。现有的实现这种复数的乘乘运算主要有以下三种：一是依靠计算机的软硬件实现复数的乘乘运算；二是依靠数字信号处理器的软硬件实现复数的乘乘运算；三是依靠学生笔算复数的乘乘运算。这些复数的乘乘运算技术手段存在以下不足：浪费时间与精力，需要人的参与，需要反复演算，对于笔算来说；容易出错，计算的数据宽度较宽，参与计算的数据较多，对于笔算来说；不适用实际小的控制系统，仅仅用于计算验证，对于用计算机的软硬件实现运算来说；成本较高，不适用一些较小应用场合，对于用数字信号处理器实现运算来说；对使用者知识要求较高，学生需要花费较长时间和精力才能掌握，对于用数字信号处理器实现运算来说。

发明内容

本实用新型所要解决的技术问题在于克服上述复数计算设备的不足,提供一种设计合理、结构简单、外围元器件少、成本低、具有多种对外接口、便于与外围设备联网的具有PCIE和GPRS接口的复数乘乘运算装置。

解决上述技术问题采用的技术方案是：具有：对装置进行控制的FPGA电路；PCIExpress电路；该电路的输出端接FPGA电路的输入端；无线通信电路，该电路的输入端接FPGA电路的输出端。

本实用新型的FPGA电路为：集成电路U3的B2脚、A1脚、C3脚、B3脚、A3脚、C4脚、B4脚、A4脚、C5脚、B5脚、C6脚、A5脚、A6脚、A7脚、B7脚、C7脚、A8脚、A9脚、A10脚、C8脚、C9脚接PCI Express电路，集成电路U3的E1脚接晶振Y2的4脚，集成电路U3的H2脚、J2脚、H3脚、J1脚接连接器J1的5脚～2脚，集成电路U3的J4脚、K4脚接无线通信电路，集成电路U3的E7脚、F4脚、E4脚、G4脚、G6脚、F7脚、D6脚、D4脚接3V电源，集成电路U3的E5脚、G5脚、G7脚、F6脚、D7脚、D5脚、E6脚、F5脚接地，晶振Y2的3脚接地、1脚接3V电源，连接器J1的1脚接地；集成电路U3的型号为EPM240F100C4，晶振Y2的型号为JHY50M。

本实用新型的无线通信电路为：连接器J2与外部SIM9000A模块连接，同时连接器J2的6脚和5脚接集成电路U3的J4脚和K4脚、2脚和7脚接地、1脚接5V电源。

本实用新型的PCI Express电路为：集成电路U1的21脚和20脚接集成电路U2的1脚和2脚、17脚接晶振Y1的一端和电容C1的一端、18脚接晶振Y1的另一端和电容C2的一端、62脚通过电阻R1接地、63脚通过电阻R2接地、11脚和12脚接连接器P1的14脚和15脚、15脚接电容C3的一端、14脚接电容C4的一端、5脚和6脚接连接器P1的24脚和23脚、10脚通过电阻R3接地、1脚接电容C5的一端和连接器P1的26脚，集成电路U1的57脚～60脚、39脚～46脚、26脚～22脚、34脚、53脚、27脚、50脚依次接集成电路U3的B2脚、A1脚、C3脚、B3脚、A3脚、C4脚、B4脚、A4脚、C5脚、B5脚、C6脚、A5脚、A6脚、A7脚、B7脚、C7脚、A8脚、A9脚、A10脚、C8脚、C9脚，集成电路U1的2脚、19脚、49脚接3V电源，集成电路U1的4脚、32脚、47脚、7脚、13脚接1.8V电源，集成电路U1的3脚、8脚、9脚、16脚、33脚、48脚、56脚、61脚接地，集成电路U2的电源端接3V电源、地端接地，电容C1、电容C2、电容C5的另一端接地，连接器P1的21脚接电容C3的另一端、20脚接电容C4的另一端，连接器P1的8脚、27脚、28脚、10脚接3V电源，连接器P1的1脚、2脚、34脚、35脚接12V电源的正极，连接器P1的4脚、7脚、13脚、16脚、18脚、19脚、22脚、25脚、33脚接地；集成电路U1的型号为CH382SSP、集成电路U2的型号为AT24C02。

由于本实用新型采用了FPGA电路、无线通信电路、PCI Express电路，FPGA电路接收到外部传来的复数操作数数据，PCI Express电路局部总线的控制及转换逻辑启动，产生复数操作数，并将其送入复数乘乘运算逻辑的输入端，FPGA电路启动串口的控制逻辑,将复数运算的结果数据发送出去，无线通信电路中的GPRS模块采用SIM9000A,属于双频GSM/GPRS模块，完全采用SMT封装形式，性能稳定，本装置具有设计合理、结构简单、外围元器件少、成本低、具有多种对外接口、便于与外围设备联网等优点，可推广应用到复数运算领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是图1中FPGA电路和无线通信电路的电子线路原理图。

图3是图1中PCI Express电路的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型具有PCIE和GPRS接口的复数乘乘运算装置由FPGA电路、无线通信电路、PCI Express电路连接构成，PCI Express电路的输出端接FPGA电路的输入端、FPGA电路的输出端接无线通信电路的输入端。

在图2中，本实施例的FPGA电路由集成电路U3、晶振Y2、连接器J1连接构成，集成电路U3的型号为EPM240F100C4，晶振Y2的型号为JHY50M。集成电路U3的B2脚、A1脚、C3脚、B3脚、A3脚、C4脚、B4脚、A4脚、C5脚、B5脚、C6脚、A5脚、A6脚、A7脚、B7脚、C7脚、A8脚、A9脚、A10脚、C8脚、C9脚接PCI Express电路，集成电路U3的E1脚接晶振Y2的4脚，集成电路U3的H2脚、J2脚、H3脚、J1脚接连接器J1的5脚～2脚，集成电路U3的J4脚、K4脚接无线通信电路，集成电路U3的E7脚、F4脚、E4脚、G4脚、G6脚、F7脚、D6脚、D4脚接3V电源，集成电路U3的E5脚、G5脚、G7脚、F6脚、D7脚、D5脚、E6脚、F5脚接地，晶振Y2的3脚接地、1脚接3V电源，连接器J1的1脚接地。

在图2中，本实施例的无线通信电路由连接器J2构成，连接器J2与外部SIM9000A模块连接，同时连接器J2的6脚和5脚接集成电路U3的J4脚和K4脚、2脚和7脚接地、1脚接5V电源。

在图3中，本实施例的PCI Express电路由集成电路U1、集成电路U2、电阻R1～电阻R3、电容C1～电容C5、连接器P1、晶振Y1连接构成，集成电路U1的型号为CH382SSP、集成电路U2的型号为AT24C02。集成电路U1的21脚和20脚接集成电路U2的1脚和2脚、17脚接晶振Y1的一端和电容C1的一端、18脚接晶振Y1的另一端和电容C2的一端、62脚通过电阻R1接地、63脚通过电阻R2接地、11脚和12脚接连接器P1的14脚和15脚、15脚接电容C3的一端、14脚接电容C4的一端、5脚和6脚接连接器P1的24脚和23脚、10脚通过电阻R3接地、1脚接电容C5的一端和连接器P1的26脚，集成电路U1的57脚～60脚、39脚～46脚、26脚～22脚、34脚、53脚、27脚、50脚依次接集成电路U3的B2脚、A1脚、C3脚、B3脚、A3脚、C4脚、B4脚、A4脚、C5脚、B5脚、C6脚、A5脚、A6脚、A7脚、B7脚、C7脚、A8脚、A9脚、A10脚、C8脚、C9脚，集成电路U1的2脚、19脚、49脚接3V电源，集成电路U1的4脚、32脚、47脚、7脚、13脚接1.8V电源，集成电路U1的3脚、8脚、9脚、16脚、33脚、48脚、56脚、61脚接地，集成电路U2的电源端接3V电源、地端接地，电容C1、电容C2、电容C5的另一端接地，连接器P1的21脚接电容C3的另一端、20脚接电容C4的另一端，连接器P1的8脚、27脚、28脚、10脚接3V电源，连接器P1的1脚、2脚、34脚、35脚接12V电源的正极，连接器P1的4脚、7脚、13脚、16脚、18脚、19脚、22脚、25脚、33脚接地。

本实用新型的工作原理如下：

系统上电，集成电路U3开始初始化工作，完成FPGA的硬件配置工作：包括PCIExpress局部总线的控制逻辑，4个复数操作数的乘法运算逻辑，以及串口的控制逻辑。与此同时，集成电路U1开始初始化，配置数据从集成电路U2读入，完成PCI Express总线的配置工作。此后，电路进入正常工作状态。

首先，集成电路U3等待接收从外部传来的4个复数操作数数据。信号从连接器P1的14脚、15脚输出，输入到集成电路U1,经过集成电路U1的总线转换处理，数据信号从集成电路U1的39脚～46脚输出，输入到集成电路U3；控制信号从集成电路U1的57脚～60脚、22脚～26脚输出，输入到集成电路U3。

其次，集成电路U3收到16字节的数据后，PCI Express局部总线的控制逻辑启动，产生4个复数操作数，并将其送入复数乘法运算逻辑的输入端，执行复数乘法运算，并产生2个复数乘法运算的结果，紧接着进行2个复数的乘法运算，得出复数运算的结果。

最后，集成电路U3启动串口的控制逻辑,将复数乘乘运算的结果数据发送出去。数据信号从集成电路U3的5脚输出，输入到连接器J2，从连接器J2上输出复数乘乘运算的结果。其中，连接器J2上接GPRS模块，模块型号为SIM9000A。

Claims

1.一种具有PCIE和GPRS接口的复数乘乘运算装置，其特征在于：具有：

对装置进行控制的FPGA电路；

PCI Express电路；该电路的输出端接FPGA电路的输入端；

无线通信电路，该电路的输入端接FPGA电路的输出端。

2.根据权利要求1所述的具有PCIE和GPRS接口的复数乘乘运算装置，其特征在于所述的FPGA电路为：集成电路U3的B2脚、A1脚、C3脚、B3脚、A3脚、C4脚、B4脚、A4脚、C5脚、B5脚、C6脚、A5脚、A6脚、A7脚、B7脚、C7脚、A8脚、A9脚、A10脚、C8脚、C9脚接PCI Express电路，集成电路U3的E1脚接晶振Y2的4脚，集成电路U3的H2脚、J2脚、H3脚、J1脚接连接器J1的5脚～2脚，集成电路U3的J4脚、K4脚接无线通信电路，集成电路U3的E7脚、F4脚、E4脚、G4脚、G6脚、F7脚、D6脚、D4脚接3V电源，集成电路U3的E5脚、G5脚、G7脚、F6脚、D7脚、D5脚、E6脚、F5脚接地，晶振Y2的3脚接地、1脚接3V电源，连接器J1的1脚接地；集成电路U3的型号为EPM240F100C4，晶振Y2的型号为JHY50M。

3.根据权利要求1所述的具有PCIE和GPRS接口的复数乘乘运算装置，其特征在于所述的无线通信电路为：连接器J2与外部SIM9000A模块连接，同时连接器J2的6脚和5脚接集成电路U3的J4脚和K4脚、2脚和7脚接地、1脚接5V电源。

4.根据权利要求1所述的具有PCIE和GPRS接口的复数乘乘运算装置，其特征在于所述的PCI Express电路为：集成电路U1的21脚和20脚接集成电路U2的1脚和2脚、17脚接晶振Y1的一端和电容C1的一端、18脚接晶振Y1的另一端和电容C2的一端、62脚通过电阻R1接地、63脚通过电阻R2接地、11脚和12脚接连接器P1的14脚和15脚、15脚接电容C3的一端、14脚接电容C4的一端、5脚和6脚接连接器P1的24脚和23脚、10脚通过电阻R3接地、1脚接电容C5的一端和连接器P1的26脚，集成电路U1的57脚～60脚、39脚～46脚、26脚～22脚、34脚、53脚、27脚、50脚依次接集成电路U3的B2脚、A1脚、C3脚、B3脚、A3脚、C4脚、B4脚、A4脚、C5脚、B5脚、C6脚、A5脚、A6脚、A7脚、B7脚、C7脚、A8脚、A9脚、A10脚、C8脚、C9脚，集成电路U1的2脚、19脚、49脚接3V电源，集成电路U1的4脚、32脚、47脚、7脚、13脚接1.8V电源，集成电路U1的3脚、8脚、9脚、16脚、33脚、48脚、56脚、61脚接地，集成电路U2的电源端接3V电源、地端接地，电容C1、电容C2、电容C5的另一端接地，连接器P1的21脚接电容C3的另一端、20脚接电容C4的另一端，连接器P1的8脚、27脚、28脚、10脚接3V电源，连接器P1的1脚、2脚、34脚、35脚接12V电源的正极，连接器P1的4脚、7脚、13脚、16脚、18脚、19脚、22脚、25脚、33脚接地；集成电路U1的型号为CH382SSP、集成电路U2的型号为AT24C02。