CN206322149U

CN206322149U - 具有pcie和rs485接口的复数除减运算装置

Info

Publication number: CN206322149U
Application number: CN201621435556.4U
Authority: CN
Inventors: 纪晓玲
Original assignee: Yulin University
Current assignee: Yulin University
Priority date: 2016-12-26
Filing date: 2016-12-26
Publication date: 2017-07-11
Anticipated expiration: 2026-12-26

Abstract

一种具有PCIE和RS485接口的复数除减运算装置，具有：对装置进行控制的FPGA电路；PCI Express电路；该电路的输出端接FPGA电路的输入端；RS485驱动电路，该电路的输入端接FPGA电路的输出端；本装置具有设计合理、结构简单、外围元器件少、成本低、具有多种对外接口、便于与外围设备联网等优点，可推广应用到复数运算领域。

Description

具有PCIE和RS485接口的复数除减运算装置

技术领域

本实用新型属于用于通过计算求函数值的设备或装置技术领域，具体涉及到一种具有PCIE和RS485接口的复数除减运算装置。

背景技术

PCI Express总线是一种目前新的总线，是一种点对点串行连接的设备连接方式。各个设备之间并发的数据传输互不影响，而不像PCI那种共享总线方式，只能有一个设备进行通信，一旦PCI总线上挂接的设备增多，每个设备的实际传输速率就会下降，性能得不到保证。PCI Express总线支持双向传输模式；PCI Express总线的传输速度为250MB/s～4GB/s；与此同时，PCI Express设备能够支持热拔插以及热交换特性等，复数是高校必须要学习的内容，而复数的学习中，少不了复数除减运算。研究复数的除减算法很有意义，可以提高学生们的认识，学习到新的知识。

目前，对于复数的除减运算主要有以下二种：一是用笔演算复数的除减运算；二是依靠嵌入式的软件实现复数的除减运算。这种复数的除减运算技术手段存在一些不足：容易出错；需要浪费大量的时间和精力；成本较高，依靠嵌入式硬件支持；不具有高速数据传输及高速数据处理能力。

发明内容

本实用新型所要解决的技术问题在于克服上述复数计算设备的不足,提供一种设计合理、结构简单、外围元器件少、成本低、具有多种对外接口、便于与外围设备联网的具有PCIE和RS485接口的复数除减运算装置。

解决上述技术问题采用的技术方案是：具有：对装置进行控制的FPGA电路；PCIExpress电路；该电路的输出端接FPGA电路的输入端；RS485驱动电路，该电路的输入端接FPGA电路的输出端。

本实用新型的FPGA电路为：集成电路U3的40脚～37脚、32脚～29脚、27脚、25脚、23脚、22脚、18脚、16脚、15脚、14脚、11脚、6脚、5脚、141脚、140脚接PCI Express电路，集成电路U3的125脚接晶振Y2的4脚，集成电路U3的20脚、89脚、104脚、4脚接连接器J2的1脚～4脚，集成电路U3的107脚、109脚～110脚接RS485驱动电路，集成电路U3的24脚、144脚、115脚、95脚、76脚、73脚、50脚、123脚、130脚、51脚、58脚接3V电源，集成电路U3的52脚、57脚、124脚、129脚、135脚、114脚、105脚、94脚、85脚、77脚、64脚、59脚、33脚、26脚、17脚、13脚、3脚接地，晶振Y2的3脚接地、1脚接3V电源，连接器J2的5脚接地；集成电路U3的型号为EPM3128ATC144-5，晶振Y2的型号为JHY50M。

本实用新型的RS485驱动电路为：集成电路U4的5脚～2脚依次接集成电路U3的107脚、109脚～110脚，集成电路U4的14脚接5V电源、7脚和6脚接地，集成电路U4的9脚、10脚、12脚、11脚依次接连接器J1的1脚～4脚；集成电路U4型号为MAX13448E。

本实用新型的PCI Express电路为：集成电路U1的21脚和20脚接集成电路U2的1脚和2脚、17脚接晶振Y1的一端和电容C1的一端、18脚接晶振Y1的另一端和电容C2的一端、62脚通过电阻R1接地、63脚通过电阻R2接地、11脚和12脚接连接器P1的25脚和24脚、15脚接电容C3的一端、14脚接电容C4的一端、5脚和6脚接连接器P1的19脚和18脚、10脚通过电阻R3接地、1脚接电容C5的一端和连接器P1的13脚，集成电路U3的39脚～46脚、57脚～60脚、26脚～22脚、27脚、50脚、53脚、34脚依次接集成电路U3的40脚～37脚、32脚～29脚、27脚、25脚、23脚、22脚、18脚、16脚、15脚、14脚、11脚、6脚、5脚、141脚、140脚，集成电路U1的2脚、19脚、49脚接3V电源，集成电路U1的4脚、32脚、47脚、7脚、13脚接1.8V电源，集成电路U1的3脚、8脚、9脚、16脚、33脚、48脚、56脚、61脚接地，集成电路U2的3脚接3V电源、地端接地，电容C1、电容C2、电容C5的另一端接地，连接器P1的22脚接电容C3的另一端、21脚接电容C4的另一端、12脚和14脚以及15脚接3V电源，连接器P1的1脚、16脚、17脚、20脚、23脚、26脚接地；集成电路U1是型号为CH382L、集成电路U2的型号为AT24C02。

由于本实用新型采用了FPGA电路、RS485驱动电路、PCI Express电路，FPGA电路接收到外部传来的复数操作数数据，PCI Express电路局部总线的控制及转换逻辑启动，产生复数操作数，并将其送入复数除减运算逻辑的输入端，FPGA电路启动串口通信的控制逻辑,将复数运算的结果数据发送出去，本装置具有设计合理、结构简单、外围元器件少、成本低、具有多种对外接口、便于与外围设备联网等优点，可推广应用到复数运算领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是图1中FPGA电路和RS485驱动电路的电子线路原理图。

图3是图1中PCI Express电路的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型具有PCIE和RS485接口的复数除减运算装置由FPGA电路、RS485驱动电路、PCI Express电路连接构成，PCI Express电路的输出端接FPGA电路的输入端、FPGA电路的输出端接RS485驱动电路的输入端。

在图2中，本实施例的FPGA电路由集成电路U3、晶振Y2、连接器J2连接构成，集成电路U3的型号为EPM3128ATC144-5，晶振Y2的型号为JHY50M。集成电路U3的40脚～37脚、32脚～29脚、27脚、25脚、23脚、22脚、18脚、16脚、15脚、14脚、11脚、6脚、5脚、141脚、140脚接PCIExpress电路，集成电路U3的125脚接晶振Y2的4脚，集成电路U3的20脚、89脚、104脚、4脚接连接器J2的1脚～4脚，集成电路U3的107脚、109脚～110脚接RS485驱动电路，集成电路U3的24脚、144脚、115脚、95脚、76脚、73脚、50脚、123脚、130脚、51脚、58脚接3V电源，集成电路U3的52脚、57脚、124脚、129脚、135脚、114脚、105脚、94脚、85脚、77脚、64脚、59脚、33脚、26脚、17脚、13脚、3脚接地，晶振Y2的3脚接地、1脚接3V电源，连接器J2的5脚接地。

在图2中，本实施例的RS485驱动电路由集成电路U4、连接器J1连接构成，集成电路U4型号为MAX13448E。集成电路U4的5脚～2脚依次接集成电路U3的107脚、109脚～110脚，集成电路U4的14脚接5V电源、7脚和6脚接地，集成电路U4的9脚、10脚、12脚、11脚依次接连接器J1的1脚～4脚。

在图3中，本实施例的PCI Express电路由集成电路U1、集成电路U2、电阻R1～电阻R3、电容C1～电容C5、连接器P1、晶振Y1连接构成，集成电路U1是型号为CH382L、集成电路U2的型号为AT24C02。集成电路U1的21脚和20脚接集成电路U2的1脚和2脚、17脚接晶振Y1的一端和电容C1的一端、18脚接晶振Y1的另一端和电容C2的一端、62脚通过电阻R1接地、63脚通过电阻R2接地、11脚和12脚接连接器P1的25脚和24脚、15脚接电容C3的一端、14脚接电容C4的一端、5脚和6脚接连接器P1的19脚和18脚、10脚通过电阻R3接地、1脚接电容C5的一端和连接器P1的13脚，集成电路U1的39脚～46脚、57脚～60脚、26脚～22脚、27脚、50脚、53脚、34脚依次接集成电路U3的40脚～37脚、32脚～29脚、27脚、25脚、23脚、22脚、18脚、16脚、15脚、14脚、11脚、6脚、5脚、141脚、140脚，集成电路U1的2脚、19脚、49脚接3V电源，集成电路U1的4脚、32脚、47脚、7脚、13脚接1.8V电源，集成电路U1的3脚、8脚、9脚、16脚、33脚、48脚、56脚、61脚接地，集成电路U2的3脚接3V电源、地端接地，电容C1、电容C2、电容C5的另一端接地，连接器P1的22脚接电容C3的另一端、21脚接电容C4的另一端、12脚和14脚以及15脚接3V电源，连接器P1的1脚、16脚、17脚、20脚、23脚、26脚接地。

本实用新型的工作原理如下：

系统上电，集成电路U3电路开始初始化工作：其中包括PCI Express局部总线控制逻辑，两个复数除法运算逻辑，1个复数减法运算逻辑，串口控制逻辑电路。与此同时，集成电路U1开始配置化工作，完成PCI Express总线到局部总线软件配置工作。此后，电路接入正常的工作状态。

首先，主控设备发送16字节的数据，数据信号从连接器P1的24脚、25脚输出，输入到集成电路U1，经过集成电路U1的总线转换处理，从集成电路U1的39脚～46脚输出，输入到集成电路U3的29脚～32脚、37脚～40脚。

其次，集成电路U3接收16字节的复数数据，并启动复数运算，先进行复数除法运算，16字节的复数数据输入，执行复数除法运算，得到2个4字节复数除法的结果；然后，2个除法的结果再执行复数减法运算，得到减法运算的结果。

最后，集成电路U3启动串口通信的控制逻辑,将复数减法运算的结果发送出去。数据信号从集成电路U3的107脚输出，输入的集成电路U4的5脚，经过集成电路U4的电平变换处理，信号从集成电路U2的9脚、10脚输出，输入到连接器J1的1脚、2脚，从连接器J1输出复数除减运算的结果。

Claims

1.一种具有PCIE和RS485接口的复数除减运算装置，其特征在于：具有：

对装置进行控制的FPGA电路；

PCI Express电路；该电路的输出端接FPGA电路的输入端；

RS485驱动电路，该电路的输入端接FPGA电路的输出端。

2.根据权利要求1所述的具有PCIE和RS485接口的复数除减运算装置，其特征在于所述的FPGA电路为：集成电路U3的40脚～37脚、32脚～29脚、27脚、25脚、23脚、22脚、18脚、16脚、15脚、14脚、11脚、6脚、5脚、141脚、140脚接PCI Express电路，集成电路U3的125脚接晶振Y2的4脚，集成电路U3的20脚、89脚、104脚、4脚接连接器J2的1脚～4脚，集成电路U3的107脚、109脚～110脚接RS485驱动电路，集成电路U3的24脚、144脚、115脚、95脚、76脚、73脚、50脚、123脚、130脚、51脚、58脚接3V电源，集成电路U3的52脚、57脚、124脚、129脚、135脚、114脚、105脚、94脚、85脚、77脚、64脚、59脚、33脚、26脚、17脚、13脚、3脚接地，晶振Y2的3脚接地、1脚接3V电源，连接器J2的5脚接地；集成电路U3的型号为EPM3128ATC144-5，晶振Y2的型号为JHY50M。

3.根据权利要求1所述的具有PCIE和RS485接口的复数除减运算装置，其特征在于所述的RS485驱动电路为：集成电路U4的5脚～2脚依次接集成电路U3的107脚、109脚～110脚，集成电路U4的14脚接5V电源、7脚和6脚接地，集成电路U4的9脚、10脚、12脚、11脚依次接连接器J1的1脚～4脚；集成电路U4型号为MAX13448E。

4.根据权利要求1所述的具有PCIE和RS485接口的复数除减运算装置，其特征在于所述的PCI Express电路为：集成电路U1的21脚和20脚接集成电路U2的1脚和2脚、17脚接晶振Y1的一端和电容C1的一端、18脚接晶振Y1的另一端和电容C2的一端、62脚通过电阻R1接地、63脚通过电阻R2接地、11脚和12脚接连接器P1的25脚和24脚、15脚接电容C3的一端、14脚接电容C4的一端、5脚和6脚接连接器P1的19脚和18脚、10脚通过电阻R3接地、1脚接电容C5的一端和连接器P1的13脚，集成电路U3的39脚～46脚、57脚～60脚、26脚～22脚、27脚、50脚、53脚、34脚依次接集成电路U3的40脚～37脚、32脚～29脚、27脚、25脚、23脚、22脚、18脚、16脚、15脚、14脚、11脚、6脚、5脚、141脚、140脚，集成电路U1的2脚、19脚、49脚接3V电源，集成电路U1的4脚、32脚、47脚、7脚、13脚接1.8V电源，集成电路U1的3脚、8脚、9脚、16脚、33脚、48脚、56脚、61脚接地，集成电路U2的3脚接3V电源、地端接地，电容C1、电容C2、电容C5的另一端接地，连接器P1的22脚接电容C3的另一端、21脚接电容C4的另一端、12脚和14脚以及15脚接3V电源，连接器P1的1脚、16脚、17脚、20脚、23脚、26脚接地；集成电路U1是型号为CH382L、集成电路U2的型号为AT24C02。