CN206041963U - 全异步自建时钟电路 - Google Patents
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Abstract
本实用新型公开了一种全异步自建时钟电路，包括比较器、与所述比较器相连的第一反相器、与所述比较器相连的第二反相器、与所述第二反相器相连的第一场效应管、与所述第一反相器相连的第二场效应管、与所述第一场效应管及所述第二场效应管相连的第三场效应管、与所述第一场效应管、所述第二场效应管及所述第三场效应管相连的场效应管组及连接于所述场效应管组与所述比较器之间的或非门，所述或非门产生时钟信号至所述比较器。本实用新型延时少，响应快，浪费少且满足超高速应用的要求。
Description
技术领域
本实用新型涉及集成电路领域，特别是涉及一种全异步自建时钟电路。
背景技术
随着当今电子科技的高速发展，现有的集成电路的结构非常复杂、集成化高且功能也很多样化，面对电子信息技术的日益增长的需求，整个集成电路产业得到了飞速发展。
在现有的芯片设计中，逐次逼近(SAR)型模数转换器是众多系统中不可缺少的模块，在高速逐次逼近型模数转换器设计中，为实现更有效的时钟分配，实现高速转换，同时为系统省去提供高速时钟的麻烦，电路可以根据逐位建立和比较时间的不同，采用与采样信号全异步的自建时钟电路。
自建时钟电路，可利用比较器自身输出的结果，通过逻辑门和延时单元来实现。根据不同位建立时间差别的实际情况，对延时单元的延时进行配置，来匹配不同位电容阵列的建立时间。
然而在超高速的应用中，对延时的配置提出了更高的要求，配置延时短了，电容阵列没有建立充分；配置延时长了，又造成了时钟周期的浪费。高低位电容的建立时间差异较大,也很难做到每一位都刚好合适。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种全异步自建时钟电路。
本实用新型的目的是通过以下技术方案来实现的：一种全异步自建时钟电路，包括比较器、与所述比较器相连的第一反相器、与所述比较器相连的第二反相器、与所述第二反相器相连的第一场效应管、与所述第一反相器相连的第二场效应管、与所述第一场效应管及所述第二场效应管相连的第三场效应管、与所述第一场效应管、所述第二场效应管及所述第三场效应管相连的场效应管组及连接于所述场效应管组与所述比较器之间的或非门，所述或非门产生时钟信号至所述比较器。
所述比较器包括两个输入端及两个输出端，所述比较器对所述两个输入端输入的模拟信号进行逐次比较与转换后，通过所述两个输出端输出数字信号。
所述场效应管组由N个场效应管并联连接，N代表电容阵列的分辨率。
所述比较器的两个输出端分别与所述第一反相器及所述第二反相器的输入端相连，所述第一反相器的输出端与所述第二场效应管的栅极相连，所述第二反相器的输出端与所述第一场效应管的栅极相连。
所述第一场效应管的源级与所述第二场效应管的源级共同连接电源端，所述第一场效应 管的漏极、所述第二场效应管的漏极、所述第三场效应管的漏极及所述场效应管组的漏极共同连接所述或非门的输入端。
所述第三场效应管的栅极与所述或非门的另一输入端共同连接用于控制比较器的工作的控制信号端，所述场效应管组的栅极为电容阵列的建立信号端，所述第三场效应管的源级与所述场效应管组的源级共同接地，所述或非门的输出端与所述比较器的时钟信号端相连，产生所述时钟信号至所述比较器。
所述第一场效应管与所述第二场效应管为P型场效应管，所述第三场效应管与所述场效应管组中的场效应管为N型场效应管。
本实用新型的有益效果是：自建时钟与每一位的电容建立时间自动匹配，没有浪费；延时更少，响应更快，满足超高速应用的要求。
附图说明
图1为本实用新型全异步自建时钟电路的电路结构图。
图2为本实用新型全异步自建时钟电路的信号波形图。
具体实施方式
下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。
如图1所示，图1为本实用新型全异步自建时钟电路的电路结构图，其包括比较器、与比较器相连的第一反相器INV1、与比较器相连的第二反相器INV2、与第二反相器INV2相连的第一场效应管M1、与第一反相器INV1相连的第二场效应管M2、与第一场效应管M1及第二场效应管M2相连的第三场效应管M3、与第一场效应管M1、第二场效应管M2及第三场效应管M3相连的场效应管组M4及连接于场效应管组M4与比较器之间的或非门。
其中，比较器包括两个输入端ip、in及两个输出端op、on，场效应管组M4由N个场效应管并联连接，N代表电容阵列的分辨率。
比较器的两个输出端op、on分别与第一反相器INV1及第二反相器INV2的输入端相连，第一反相器INV1的输出端与第二场效应管M2的栅极相连，第二反相器INV2的输出端与第一场效应管M1的栅极相连。第一场效应管M1的源级与第二场效应管M2的源级共同连接电源端VDD，第一场效应管M1的漏极、第二场效应管M2的漏极、第三场效应管M3的漏极及场效应管组M4的漏极共同连接或非门的输入端up。第三场效应管M3的栅极与或非门的另一输入端共同连接用于控制比较器的工作的控制信号端over，场效应管组M4的栅极为电容阵列的建立信号端ready[N:1]，第三场效应管M3的源级与场效应管组M4的源级共同接地。或非门的输出端与比较器的时钟信号端相连，产生时钟信号ckc至比较器。
在本实用新型中，第一场效应管M1与第二场效应管M2为P型场效应管，第三场效应管M3与场效应管组M4中的场效应管为N型场效应管，在其他实施方式中，场效应管可为其他可以实现相同功能的器件，不仅限于此。
本实用新型将电容阵列的建立信号端ready[N:1]产生的信号逐位反馈回自建时钟电路，产生时钟信号ckc，使得比较器开始工作，再利用比较器自身输出的结果，将时钟信号进行复位，以保证每一位电容建立完成，比较器才开始工作，这样自建时钟与每一位的电容建立时间自动匹配，不会造成浪费。
本实用新型全异步自建时钟电路的具体工作原理如下：
在采样期间，控制信号端over处于高电平，即over＝“1”，时钟信号ckc为低电平信号，即或非门输出自建时钟ckc＝“0”，比较器不工作，比较器的两个输出端op、on均处于低电平，即op＝“0”，on＝“0”，第一场效应管M1与第二场效应管M2截止，第三场效应管M3导通，或非门的输入端up处于低电平，即up＝“0”。
当采样结束，控制信号端over处于低电平，即over＝“0”，时钟信号ckc为高电平信号，即或非门输出自建时钟ckc＝“1”，比较器开始工作，对两个输入端ip、in输入的模拟信号进行逐次比较与转换后，通过两个输出端op、on输出该位数字信号。随后，第一场效应管M1或第二场效应管M2导通，或非门的输入端up处于高电平，即up＝“1”，或非门的输出端输出低电平信号，即输出时钟信号ckc＝“0”，自建时钟信号复位，比较器暂停工作，两个输出端op、on输出恢复，即op＝“0”，on＝“0”。
当该位电容阵列建立完成，反馈回第j位ready[j]建立信号，或非门的输入端up处于低电平，即up＝“0”，或非门输出时钟信号ckc＝“1”，再次地自建时钟置位，新一个比较周期开始，比较器通过两个输出端op、on输出该位数字信号。
以此循环，进行逐位的比较转换，直至最低位比较完成，控制信号端over处于高电平，即over＝“1”，自建时钟ckc＝“0”，比较器停止工作，比较器输出op＝“0”，on＝“0”，up＝“0”，等待下一采样周期结束。
请参阅图2，图2为本实用新型全异步自建时钟电路的信号波形图。
其中，tlatch为比较器工作的延时，不同位间的延时差别较大，当比较器的两个输入端ip和in差值较大时，比较器的两个输出端很快输出op和on，tlatchj很小，节省下的时间就可以贡献给下一时钟周期，不造成浪费；当比较器的两个输入端ip和in差值较小时，比较器的两个输出端较慢输出op和on，tlatchk很大，系统不会用固定时钟周期去约束它，会等待比较器完成比较，再开始下一位的比较。
tsettle为电容阵列每一位电容的建立时间，对较高位的，驱动较弱的电容，建立时间tsettlej 较长；对较低位的，驱动较强的电容，建立时间tsettlek较短。ready[j]与ready[k]分别表示第j位与第k位的建立信号。将电容阵列的建立信号ready[N:1]逐位反馈回自建时钟电路，保证每一位电容建立完成，比较器才开始工作，这样自建时钟与每一位的电容建立时间自动匹配，没有浪费。取代配置延时单元的延时来匹配电容阵列建立时间，在超高速应用中有明显优势。
综上所述，本实用新型全异步自建时钟电路将电容阵列的建立信号逐位反馈回自建时钟电路，取代配置延时单元的延时来匹配电容阵列建立的时间，这样保证了每一位电容建立完成，比较器才开始工作，这样自建时钟与每一位的电容建立时间自动匹配，没有浪费；同时把逻辑门改进为单管逻辑，延时更少，响应更快，满足超高速应用的要求。
Claims (7)
1.一种全异步自建时钟电路，其特征在于：所述全异步自建时钟电路包括比较器、与所述比较器相连的第一反相器、与所述比较器相连的第二反相器、与所述第二反相器相连的第一场效应管、与所述第一反相器相连的第二场效应管、与所述第一场效应管及所述第二场效应管相连的第三场效应管、与所述第一场效应管、所述第二场效应管及所述第三场效应管相连的场效应管组及连接于所述场效应管组与所述比较器之间的或非门，所述或非门产生时钟信号至所述比较器。
2.根据权利要求1所述的全异步自建时钟电路，其特征在于：所述比较器包括两个输入端及两个输出端，所述比较器对所述两个输入端输入的模拟信号进行逐次比较与转换后，通过所述两个输出端输出数字信号。
3.根据权利要求1所述的全异步自建时钟电路，其特征在于：所述场效应管组由N个场效应管并联连接，N代表电容阵列的分辨率。
4.根据权利要求2所述的全异步自建时钟电路，其特征在于：所述比较器的两个输出端分别与所述第一反相器及所述第二反相器的输入端相连，所述第一反相器的输出端与所述第二场效应管的栅极相连，所述第二反相器的输出端与所述第一场效应管的栅极相连。
5.根据权利要求4所述的全异步自建时钟电路，其特征在于：所述第一场效应管的源级与所述第二场效应管的源级共同连接电源端，所述第一场效应管的漏极、所述第二场效应管的漏极、所述第三场效应管的漏极及所述场效应管组的漏极共同连接所述或非门的输入端。
6.根据权利要求5所述的全异步自建时钟电路，其特征在于：所述第三场效应管的栅极与所述或非门的另一输入端共同连接用于控制比较器的工作的控制信号端，所述场效应管组的栅极为电容阵列的建立信号端，所述第三场效应管的源级与所述场效应管组的源级共同接地，所述或非门的输出端与所述比较器的时钟信号端相连，产生所述时钟信号至所述比较器。
7.根据权利要求1所述的全异步自建时钟电路，其特征在于：所述第一场效应管与所述第二场效应管为P型场效应管，所述第三场效应管与所述场效应管组中的场效应管为N型场效应管。
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| CN201620934972.2U CN206041963U (zh) | 2016-08-25 | 2016-08-25 | 全异步自建时钟电路 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107786194A (zh) * | 2016-08-25 | 2018-03-09 | 成都锐成芯微科技股份有限公司 | 全异步自建时钟电路 |
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2016
- 2016-08-25 CN CN201620934972.2U patent/CN206041963U/zh active Active
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