CN205941914U - 中频信号产生模块 - Google Patents

Abstract

本实用新型公开了一种中频信号产生模块，涉及卫星导航测试装置技术领域。所述产生模块包括PCI接口模块、FPGA模块、DSP模块、DAC模块、SRAM模块以及电源转换模块，所述PCI接口模块与所述FPGA模块双向连接，用于实现所述中频信号产生模块与上位机的数据交互；所述DSP模块与所述FPGA模块双向连接；DAC模块与所述FPGA模块的信号输出端连接；DSP模块与所述射频子系统双向连接。所述中频信号产生模块，用于根据上位机的控制，产生用于测试卫星导航接收机的中频信号，并与射频子系统以及上位机相结合，对接收机进行测试，且测试简单、方便灵活，便携易用。

Description

中频信号产生模块

技术领域

本实用新型涉及卫星导航测试装置技术领域，尤其涉及一种能够产生中频信号的模块。

背景技术

北斗卫星导航系统是我国自行研制开发的区域性有源三维卫星定位与通信系统(CNSS)，是除美国的全球定位系统(GPS)、俄罗斯的GLONASS之后第三个成熟的卫星导航系统。该系统可在全球范围内全天候、全天时为各类用户提供高精度、高可靠的定位、导航、授时服务，并兼具短报文通信能力。该系统的建立，对于促进我国卫星导航产业链形成，形成完善的国家卫星导航应用产业支撑、推广和保障体系具有十分重要的意义。

继2011年我国三颗北斗卫星被“长征三号甲”运载火箭送入太空预定转移轨道后，2012年2月25日，我国第十一颗北斗导航卫星在西昌卫星发射中心被“长征三号丙”运载火箭成功送入太空预定转移轨道。按照北斗卫星导航系统“三步走”的发展战略，2012年中国已陆续发射5颗北斗导航组网卫星，以不断扩大覆盖区域，提升系统服务性能。

北斗卫星导航系统2011年12月27日开始向中国及周边地区提供连续的导航定位和授时服务，运行以来，系统工作稳定，有些技术指标超出预期，如定位精度预期是25米，但实际测试发现在整个提供试运行的服务区内基本上能达到20米，有些地区能达到10米左右；到2012年底，北斗卫星导航系统将完成亚太组网，形成覆盖亚太地区的服务能力，届时将提供正式运行服务，其服务精度将会达到10米左右；到2020年左右，将建成由30余颗卫星组成的北斗卫星导航系统，提供覆盖全球的高精度、高可靠的定位、导航和授时服务。

随着我国自主研制的北斗卫星导航系统逐步上天，大量北斗卫星接收机加装到部队装备中。通过全球卫星定位接收机与陀螺、惯性导航等组合导航定位，在保障作战、训练团体的定位集结、精确打击、姿态测量、控制指挥等方面发 挥了无可替代的作用。如：在无人机上安装全球卫星定位接收机，全球卫星定位接收机与无人机自动驾驶仪配合使用，实现对无人机不同航路段的导引，亦可实现无人机的地面跟踪等；在雷达上装载全球卫星定位接收机，可实现雷达精确定位、定向等；在炮兵作战时，可以利用全球卫星定位接收机，实现对火炮的准确导航、对目标点的精确瞄准打击，以及协助指挥部统一指挥、调度组网火炮等；在导弹上装载全球卫星定位接收机，可以精确引导导弹对目标点进行攻击，大大提高导弹的命中率；在C4ISR系统中，利用全球卫星定位接收机的精确授时功能，可以使各兵种、各系统、各武器的运转同步等。

但是，全球卫星定位接收机需在空旷地带同时接收多颗导航卫星的信号才能实现定位，这对该类设备日常维护尤其战前准备所需的功能检测、性能验证与评估、故障检测与定位、快速保障维修等造成了很大的不利影响，难以保障使用全球卫星导航定位的武器装备的隐蔽存放、快速出击、快速导航等战斗要求。

实用新型内容

本实用新型所要解决的技术问题是提供一种中频信号产生模块，用于根据上位机的控制，产生用于测试卫星导航接收机的中频信号，并与射频子系统以及上位机相结合，对接收机进行测试，且测试简单、方便灵活，便携易用。

为解决上述技术问题，本实用新型所采取的技术方案是：一种中频信号产生模块，其特征在于：包括PCI接口模块、FPGA模块、DSP模块、DAC模块、SRAM模块以及电源转换模块，所述PCI接口模块与所述FPGA模块双向连接，用于实现所述中频信号产生模块与上位机的数据交互；所述DSP模块与所述FPGA模块双向连接；DAC模块与所述FPGA模块的信号输出端连接；DSP模块与射频子系统双向连接；所述FPGA模块用于完成信号的产生，实现工作流程和数据交互；所述DSP模块用于对上位机传送来的数据进行处理，计算生成中频信号所需的控制字；所述DAC模块受控于所述FPGA模块，用于实现数模转换和上变频；所述电源转换模块与所述信号产生模块中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述SRAM模块与所述FPGA模块双向连接，用 于缓存数据；

所述FPGA模块选用XILINX公司的V6系列中的XC6VLX240T－1FFG1156；DSP模块选用TI公司的TMS320C6713B-225芯片；DAC模块选用AD9779A；电源模块选用选用TI公司的SN74CB3T16211，SRAM模块选用ISSI公司的IS61WV102416BLL芯片；

所述电源模块包括第一至第五分电源模块，所述第一分电源模块和第二分电源模块的输入端接12V输入电源，所述第一分电源模块的输出电压为2.5V，第一分电源模块的输出端分为两路，第一路与第二分电源模块的电源输入端连接，第二路与FPGA的一个电源输入端连接，所述第二分电源模块的输出电压为1V，所述第二分电源模块的电源输出端与FPGA的一个电源输入端连接；第三分电源模块的输入端接12V输入电源，第三分电源模块的输出电压为3.3V，第三分电源模块的电源输出端与DSP的一个电源输入端连接；第四和第五分电源模块的输入端接3.3V电源，第四分电源模块的输出电压为1.2V，第四分电源模块的输出端分为两路，第一路与DSP的一个电源输入端连接，第二路与FPGA的一个电源输入端连接；第五分电源模块的输出电压为1.8V，第五分电源模块的输出端与中频信号产生模块中除FPGA以及DSP外的模块的电源输入端连接。

进一步的技术方案在于：所述第一分电源模块包括PTR08100W型电源芯片U35，所述U35的1脚悬空，所述U35的2脚接12V输入电源，电容C258并联在电源的输入端与地之间，所述U35的3脚接地，所述U35的5脚经电阻R180接地；所述U35的4脚分为三路，第一路经电容C256接地，第二路经电容C257接地，第三路经接插件J8后又分为三路，第一路依次经电阻R178和发光二极管D21后接地，第二路为所述第一分电源模块的一个电源输出端，第三路为所述第一分电源模块的另一个电源输出端，所述第一分电源模块的两个输出电压为2.5V；

所述第二分电源模块包括PTH04T240W型电源芯片U36，所述U36的1、3、4、7脚接地，所述U36的2脚与所述第一分电源模块的一个电源输出端连接，所述U36的5脚和6脚分为两路，第一路经电容C261接地，第二路经电阻R175 接所述U36的9脚，所述U36的8脚经电阻R181接地；所述U36的10脚与所述U36的2脚连接，所述U36的电源输入端并联有电容C259和电容C260，所述U36的11脚悬空，电阻R175与电容C261的结点分为两路，第一路经电容C262接地，第二路经接插件J9后又分为两路，第一路为所述第二分电源模块的一个电源输出端，第二路为第二分电源模块的另一个电源输出端；

所述第三分电源模块包括TPS73801型电源芯片U39，所述U39的1脚接12V输入电源，滤波电容C269并联在所述U39的电源输入端上，所述U39的3脚和6脚接地，所述U39的5脚接VCC，所述U39的2脚分为三路，第一路依次经电阻R184、电阻R187后接地，第二路经电容C268后接地，第三路经接插头J12后分为两路，第一路为所述第二分电源模块的电源输出端，第二路依次经电阻R185、发光二极管D23后接地；

所述第四分电源模块包括ADP1740型电源芯片U37，所述U37的1-4脚以及15-16脚分为两路，第一路接3.3V输入电源，第二路经电阻R182接1.2V输入电源，3.3V电源输入端上设有滤波电容C263，所述U37的5脚接1.2V输入电源，所述U37的6脚接地，所述U37的7脚经电容C265后接地，所述U37的8脚悬空，所述U37的9-11脚与所述U37的12脚连接，所述U37的12脚分为两路，第一路分别与所述U37的13脚和14脚连接，第二路经接插头J10后分为两路，第一路为所述第四分电源模块的一个电源输出端，第二路为所述第四分电源模块的另一个电源输出端；

所述第五分电源模块包括LT1963A型电源芯片U34，所述U34的5脚和8脚接为电源输入端，所述电源输入端上设有滤波电容C254，所述U34的4脚悬空，所述U34的3、6、7脚接地，所述U34的2脚与1脚连接，所述U34的1脚分为三路，第一路经电容C255接地，第二路依次经电阻R176和发光二极管D20后接地，第三路为所述第五分电源模块的电源输出端。

进一步的技术方案在于：DSP包括包括控制字寄存器模块、码NCO控制字产生模块、卫星号和码片选择控制字产生模块、导航电文产生模块、幅度控制字产生模块以及载波NCO控制字产生模块；FPGA包括码NCO生成模块、分频器、 扩频码生成模块、副载波生成模块、计数器、FIFO生成模块、扩频调制模块、载波NCO生成模块和正交调制模块，所述控制字寄存器模块的输出端分别与所述码NCO控制字产生模块、卫星号和码片选择控制字产生模块、导航电文产生模块、幅度控制字产生模块的输入端连接，所述码NCO控制字产生模块的输出端经所述码NCO生成模块与所述分频器的输入端连接，所述卫星号和码片选择控制字产生模块的输出端与所述扩频码生成模块的输入端连接，所述分频器的一个输出端与所述扩频码生成模块的一个输入端连接，所述分频器的另一个输出端经所述副载波生成模块与所述扩频调制模块的一个输入端连接，扩频码生成模块的一个输出端与所述扩频调制模块的一个输入端连接，所述扩频码生成模块的另一个输出端经所述计数器与所述FIFO生成模块的一个输入端连接，所述导航电文产生模块的输出端与所述FIFO生成模块的一个输入端连接，所述FIFO生成模块的输出端与所述扩频调制模块的一个输入端连接，所述幅度控制字产生模块的输出端与所述扩频调制模块的一个输入端连接，所述载波NCO控制字产生模块经所述载波NCO生成模块后与所述正交调制模块的两个输入端连接，所述扩频调制模块的输出端与所述正交调制模块的一个输入端连接，所述正交调制模块的一个输出端为I支路，另一个输出端为Q支路，I支路和Q支路与所述DAC模块的输入端连接。

采用上述技术方案所产生的有益效果在于：所述中频信号产生模块，用于根据上位机的控制，产生用于测试卫星导航接收机的中频信号，并与射频子系统以及上位机相结合，能够模拟仿真北斗、GPS等卫星导航系统的多个频点RF输出，信号输出精度优于实际的卫星导航信号；能够模拟任意时间、任意地点可视北斗、GPS系统的卫星导航仿真信号；能够根据典型的武器装备运动特性，模拟生成不同载体不同环境下的导航卫星信号。也可载入真实的运动轨迹，模拟输出卫星信号，实现对导航定位系统性能的闭环验证；根据不同的应用场景，定位误差因素及其大小可设置；能够在线测试卫星定位接收机的动态响应能力、信号接收灵敏度、定位精度、定时精度、速度精度、定位更新率、启动时间等多个接收机技术指标，并输出测试结果；故障诊断定位到卫星导航接收机的可 更换单元。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

图1是实施例测试平台的原理框图；

图2是本实用新型实施例中频信号产生模块的原理框图；

图3是实施例中频信号产生模块中电源模块的原理框图；

图4-图8是实施例电源模块中第一至第五分电源模块的电路原理图；

图9是实施例中DSP+FPGA的原理框图；

图10是实施例中射频子系统的原理框图；

图11是实施例中信号上变频模块的原理框图；

图12是实施例中AGC模块的原理框图。

具体实施方式

下面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。

总体的，如图1所示为一种卫星导航接收机测试平台，包括中频信号调制子系统、射频子系统以及上位机，上位机内设有测试软件和控制软件。上位机与中频调制子系统之间通过PCI接口连接，所述中频调制子系统的中频信号输出端与所述射频子系统的信号输入端连接，所述射频子系统的射频信号输出端与被测试卫星导航接收机的射频信号输入端连接，所述被测试卫星导航接收机与上位机之间通过串口进行连接。

通过对用户类型、用户运动轨迹与姿态、定位误差、战场导航环境等的分析研究，建立典型的用户模型、误差模型与使用场景。在模拟测试应用软件中的信号场景产生模块生成不同的场景环境，依照指定的位置(经度、纬度和高度)、指定的时间和周期以及对应的星历文件生成特定的卫星信息，包括每个可视卫星在指定时间内的卫星导航数据、功率电平和多普勒频移等。分别加入北斗、GPS系统的卫星星座，实现多卫星导航系统实时仿真的能力。采用模块化的结构，具备可扩展能力，可根据需要加入对其它卫星导航系统接收机的测试。

上位机用于负责人机交互，根据设定的星座轨道、信号结构、载体运动状态、传播误差等仿真计算各种信号状态参数和导航电文，产生基带级数据输出，并实时传送到中频信号调制子系统；中频信号调制子系统负责完成各信号的扩频调制、副载波调制和载波调制，实现多普勒、码相位、载波相位和相对电平的精确控制，以及多径信号的调制和控制，并合路后生成指定的模拟中频信号输出；射频子系统负责将信号上变频到指定的频点，进行功率控制，并经射频开关合路后由同轴电缆或天线输出给被测试卫星导航接收机。

所述测试平台能够模拟仿真北斗、GPS等卫星导航系统的多个频点RF输出，信号输出精度优于实际的卫星导航信号；能够模拟任意时间、任意地点可视北斗、GPS系统的卫星导航仿真信号；能够根据典型的武器装备运动特性，模拟生成不同载体不同环境下的导航卫星信号。也可载入真实的运动轨迹，模拟输出卫星信号，实现对导航定位系统性能的闭环验证；根据不同的应用场景，定位误差因素及其大小可设置；能够在线测试卫星定位接收机的动态响应能力、信号接收灵敏度、定位精度、定时精度、速度精度、定位更新率、启动时间等多个接收机技术指标，并输出测试结果；故障诊断定位到卫星导航接收机的可更换单元。

中频信号调制子系统包括若干个中频信号产生模块，中频信号产生模块设计的方案采用PCI+DSP+FPGA+DAC架构。上位机生成卫星观测数据和导航电文经PCI接口传输给中频信号产生模块，中频信号产生模块根据卫星观测数据和导航电文合成数字中频信号，进行数模转换后输出模拟中频信号。

如图2所示，本实用新型实施例公开了一种中频信号产生模块，包括PCI接口模块、FPGA模块、DSP模块、DAC模块、SRAM模块以及电源转换模块，所述PCI接口模块与所述FPGA模块双向连接，用于实现所述中频信号产生模块与上位机的数据交互。

所述中频信号产生模块中各个模块的连接关系如下：所述DSP模块与所述FPGA模块双向连接；DAC模块与所述FPGA模块的信号输出端连接；DSP模块与射频子系统双向连接；所述FPGA模块用于完成信号的产生，实现工作流程和数据交互；所述DSP模块用于对上位机传送来的数据进行处理，计算生成中频信号所需的控制字；所述DAC模块受控于所述FPGA模块，用于实现数模转换和上变频；所述电源转换模块与所述信号产生模块中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述SRAM模块与所述FPGA模块双向连接，用于缓存数据。

信号处理：采用FPGA+DSP+DAC结构，DSP主要功能是计算生成中频信号所需的控制字；FPGA的功能是完成信号产生，包括伪随机码产生、载波产生、扩频调制、载波调制、合路和时序控制等，即保证整个中频源的工作流程和数据交互；DA的控制由FPGA来完成，实现数模转换和上变频两个功能。

数据处理：由DSP来完成，处理的对象是从上位机传来的数据包(包括各卫星通道观测数据和导航电文信息)，实现的功能是将卫星状态观测数据转化成一些控制字，这些控制字传到FPGA用来控制信号的产生。

信号产生：由FPGA来完成，通过读取DSP传输到SRAM中的控制字，实现中频信号的合成，包括载波NCO、码NCO、扩频码发生器、扩频调制、载波调制、信号合路器等数字信号处理功能。

时序控制：也是由FPGA来完成。中频信号的实现要求满足上位机实时传输数据、DSP实时处理数据、FPGA实时产生信号，在上位机、DSP和FPGA三者之间需要有一个公共的控制模块来保证各个部分之间工作流程满足实时不相互冲突，时序控制就是这样的控制模块。

DAC模块实现的功能是将数字中频信号转化成模拟中频信号，并且还要实 现对模拟中频信号的上变频。

FPGA：选用XILINX公司的V6系列中的XC6VLX240T－1FFG1156，其主频约为600M，37680个Slice，约15Mb的Block RAM，768个DSP48E，各种资源非常丰富。本课题中，每个中频板需要最多提供两个频点共36个通道产生伪卫星信号，资源需求比较大，此款芯片能满足课题的需求。

DSP：选用TI公司的TMS320C6713B-225芯片，最高运算速度达到1200MIPS。本课题中，DSP芯片的功能是计算上位机传来的数据，并将计算结果存储到指定位置。由于一般的DSP芯片可以完成这项功能，所以我们选用了实验室非常熟悉的一款DSP芯片TMS320C6713B-225，节省了开发时间和成本。

SRAM：选用ISSI公司的IS61WV102416BLL芯片，此款芯片可以与FPGA的2.5V IO管脚直接相连而不需要电压转换芯片，读写控制相对(DDR)简单。16Mb的存储空间完全能满足缓存的需要(需要存储的总数据量不超过5Mb)。

DAC：AD9779A是Analog Device公司生产的一款16位高速宽动态范围DAC，采样率1Gsps，允许高至奈奎斯特频率的多载波生成。新颖的2X、4X、8X插值器/粗调复数调制器可以将载波放在DAC带宽中的任何位置，工作电压1.8～3.3V，采样率1Gsps时功耗1W。

PXIE机箱：选用NI公司的PXIe-1075机箱，包括8个PXIE插槽，8个PXIE或PXI混合插槽，1个系统时钟插槽，1个PXIE控制模块，支持PXI，PXIE，Compact PCI和Compact PCIE接口模块。含有4个PCIE Switch，每个Switch通过1个X4 PCIE的LINK同4个或者5个外设插槽相连，每个插槽支持最高达1GB/S的传输带宽。如果多个设备连在一个PCIE Switch，它们共享1GB/S的传输带宽。

电源转换芯片：由于DSP和DAC的IO管脚信号是3.3V电平，而FPGA得IO电压是2.5V，因此需要电源转换芯片进行电平转换。选用TI公司的SN74CB3T16211，2.5V单端供电，电源消耗电流为70uA。DSP的3.3V高电平输出信号能转换成2.3V左右的电压给FPGA，FPGA的2.5V输出能转换成2.2V左右的输出给DSP，满足DSP高电平的最低输入电压(≥2V)要求。

中频信号产生模块是以板卡的形式嵌在NI PXIE-1075机箱中，由机箱插槽为其提供电源输入，选用3.3V/6A和12V/4A作为电源输入，需要注意的是每个插槽能提供的功率最大为38.25W。根据芯片的耗电分析结果，提出的供电解决方案如图3所示。其中12V到3.3V/2.5V/1V转换时压差较大，且芯片所需的供电电流都比较大，故选用开关电源DC-DC。而3.3V转1.2V/1.8V压差较小，且芯片所需供电电流均较小，故选用线性稳压源。电源模块中各个分电源模块的电路原理图如图4-图8所示。

如图3所示，所述电源模块包括第一至第五分电源模块，所述第一分电源模块和第二分电源模块的输入端接12V输入电源，所述第一分电源模块的输出电压为2.5V，第一分电源模块的输出端分为两路，第一路与第二分电源模块的电源输入端连接，第二路与FPGA的一个电源输入端连接，所述第二分电源模块的输出电压为1V，所述第二分电源模块的电源输出端与FPGA的一个电源输入端连接；第三分电源模块的输入端接12V输入电源，第三分电源模块的输出电压为3.3V，第三分电源模块的电源输出端与DSP的一个电源输入端连接；第四和第五分电源模块的输入端接3.3V电源，第四分电源模块的输出电压为1.2V，第四分电源模块的输出端分为两路，第一路与DSP的一个电源输入端连接，第二路与FPGA的一个电源输入端连接；第五分电源模块的输出电压为1.8V，第五分电源模块的输出端与中频信号产生模块中除FPGA以及DSP外的模块的电源输入端连接。

如图4所示，所述第一分电源模块包括PTR08100W型电源芯片U35，所述U35的1脚悬空，所述U35的2脚接12V输入电源，电容C258并联在电源的输入端与地之间，所述U35的3脚接地，所述U35的5脚经电阻R180接地；所述U35的4脚分为三路，第一路经电容C256接地，第二路经电容C257接地，第三路经接插件J8后又分为三路，第一路依次经电阻R178和发光二极管D21后接地，第二路为所述第一分电源模块的一个电源输出端，第三路为所述第一分电源模块的另一个电源输出端，所述第一分电源模块的两个输出电压为2.5V；

如图5所示，所述第二分电源模块包括PTH04T240W型电源芯片U36，所述 U36的1、3、4、7脚接地，所述U36的2脚与所述第一分电源模块的一个电源输出端连接，所述U36的5脚和6脚分为两路，第一路经电容C261接地，第二路经电阻R175接所述U36的9脚，所述U36的8脚经电阻R181接地；所述U36的10脚与所述U36的2脚连接，所述U36的电源输入端并联有电容C259和电容C260，所述U36的11脚悬空，电阻R175与电容C261的结点分为两路，第一路经电容C262接地，第二路经接插件J9后又分为两路，第一路为所述第二分电源模块的一个电源输出端，第二路为第二分电源模块的另一个电源输出端；

如图6所示，所述第三分电源模块包括TPS73801型电源芯片U39，所述U39的1脚接12V输入电源，滤波电容C269并联在所述U39的电源输入端上，所述U39的3脚和6脚接地，所述U39的5脚接VCC，所述U39的2脚分为三路，第一路依次经电阻R184、电阻R187后接地，第二路经电容C268后接地，第三路经接插头J12后分为两路，第一路为所述第二分电源模块的电源输出端，第二路依次经电阻R185、发光二极管D23后接地；

如图7所示，所述第四分电源模块包括ADP1740型电源芯片U37，所述U37的1-4脚以及15-16脚分为两路，第一路接3.3V输入电源，第二路经电阻R182接1.2V输入电源，3.3V电源输入端上设有滤波电容C263，所述U37的5脚接1.2V输入电源，所述U37的6脚接地，所述U37的7脚经电容C265后接地，所述U37的8脚悬空，所述U37的9-11脚与所述U37的12脚连接，所述U37的12脚分为两路，第一路分别与所述U37的13脚和14脚连接，第二路经接插头J10后分为两路，第一路为所述第四分电源模块的一个电源输出端，第二路为所述第四分电源模块的另一个电源输出端；

如图8所示，所述第五分电源模块包括LT1963A型电源芯片U34，所述U34的5脚和8脚接为电源输入端，所述电源输入端上设有滤波电容C254，所述U34的4脚悬空，所述U34的3、6、7脚接地，所述U34的2脚与1脚连接，所述U34的1脚分为三路，第一路经电容C255接地，第二路依次经电阻R176和发光二极管D20后接地，第三路为所述第五分电源模块的电源输出端。

中频信号产生模块是基于DSP+FPGA完成的，如图9所示，DSP包括包括控 制字寄存器模块、码NCO控制字产生模块、卫星号和码片选择控制字产生模块、导航电文产生模块、幅度控制字产生模块以及载波NCO控制字产生模块；FPGA包括码NCO生成模块、分频器、扩频码生成模块、副载波生成模块、计数器、FIFO生成模块、扩频调制模块、载波NCO生成模块和正交调制模块，所述控制字寄存器模块的输出端分别与所述码NCO控制字产生模块、卫星号和码片选择控制字产生模块、导航电文产生模块、幅度控制字产生模块的输入端连接，所述码NCO控制字产生模块的输出端经所述码NCO生成模块与所述分频器的输入端连接，所述卫星号和码片选择控制字产生模块的输出端与所述扩频码生成模块的输入端连接，所述分频器的一个输出端与所述扩频码生成模块的一个输入端连接，所述分频器的另一个输出端经所述副载波生成模块与所述扩频调制模块的一个输入端连接，扩频码生成模块的一个输出端与所述扩频调制模块的一个输入端连接，所述扩频码生成模块的另一个输出端经所述计数器与所述FIFO生成模块的一个输入端连接，所述导航电文产生模块的输出端与所述FIFO生成模块的一个输入端连接，所述FIFO生成模块的输出端与所述扩频调制模块的一个输入端连接，所述幅度控制字产生模块的输出端与所述扩频调制模块的一个输入端连接，所述载波NCO控制字产生模块经所述载波NCO生成模块后与所述正交调制模块的两个输入端连接，所述扩频调制模块的输出端与所述正交调制模块的一个输入端连接，所述正交调制模块的一个输出端为I支路，另一个输出端为Q支路，I支路和Q支路与所述DAC模块的输入端连接。

本实用新型中，采样时钟频率f_S＝90MHz，相位累加器位数和频率控制字位数均取为N＝32，相位控制字位数只取16位，但是它是加在相位累加器的高16位。通过两个查找表形式实现正弦波和余弦波的相位/幅度转换输出，查找表中存放的均是cos(x)在x∈[0 π/2]的数据，量化位数为16bit，数据个数为1024。查找表的寻址位数设为10位，截取相位累加器32位输出的高12位的低10位作为查找表的地址输入，第11位和第12位作为符号控制位，控制输出0～2π整个周期的本地数字正弦和余弦载波信号。载波NCO模块输出的本地数字载波信号的频率为f_C＝M/2³²×90MHz，频率分辨率为Δf＝90MHz/2³²≈0.02Hz，满足设计需要。载波NCO的实时频率控制字和实时相位控制字由DSP计算得到。

本实用新型中，码NCO模块同载波NCO模块一样，采样时钟频率f_S＝90MHz，相位累加器位数和频率控制字位数均取为N＝32，相位控制字位数只取16位，但是它是加在相位累加器的高16位。码NCO模块的输出不需要查找表，直接截取相位累加器的最高位即第31位，即为用来驱动伪码发生器的时钟信号，同载波NCO模块一样，其频率大小也为f_C＝Mf_s/2^N，频率分辨率也是Δf＝f_s/2³²。

码NCO模块的实时频率控制字M和实时相位控制字P由DSP计算得到。数字合路模块均由12个直射信号通道和6个多径信号通道组成，能同时模拟产生最多12颗导航卫星的直射信号和最多6颗导航卫星的多径信号。由于GNSS信号模拟器产生的中频信号由I路和Q路两路信号组成，故存在两个合路模块分别对各通道的I路和Q路信号进行合路。

为使信号合路输出的幅度不随可见卫星的变化而变化，在各单通道信号中均引入了16bit的幅度控制字AMP_CTL，且各通道幅度控制字的值均相同；当可见卫星的数目为N，各可见卫星通道未乘以幅度控制字的扩频调制和副载波调制后的信号输出为19bit的A_i(i＝1，2，3…N)，各通道的幅度控制字AMP_CTL设为0x1FFF/N，这样合路后的结果S_add为：

$S\_add=\frac{0x1FFF}{N}\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{A}_i\≤0x1FFF\×A_{max}\≤0x1FFF\×0x3FFFF=0x7ffbe001$

即合路后结果最大也不会超过35bit，这样就保证了数字合路只需共用一个35bit的进位加法器即可，不会造成数据溢出，节约了FPGA的硬件资源。由于AD9779A的量化位数是16位，因此通道合路的结果需要截断，取高16位。

射频子系统与中频信号调制子系统之间的数据交互主要两个：一是中频源 的模拟中频信号需要传输给射频端；二是中频源控制射频端上变频功能的正确进行，并检测射频端的工作状态的数据交互，前者直接连接即可。

中频信号调制子系统对射频子系统的控制通过I2C(Inter-Integrated Circuit)接口实现，由DSP来完成。I2C总线是由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。它是同步通信的一种特殊形式，具有接口线少，控制方式简单，走线方便，通信速率较高等优点。

中频板发送的数据，其内容主要是功率值，用来设置或返回射频信号的输出功率值，在不需要设置或返回功率值的操作中，数据内容填充0即可。数据有两个字节，分为高八位和低八位，可控制功率的范围是：-140dB～-80dB，精度为0.5dB。

射频子系统主要由3个上变频模块及1台具有上变频功能的矢量信号发生器组成。其中3个上变频电路板主要用于将由中频信号产生处理单元得到的3个频点卫星导航中频信号转换为相应的射频信号。同时上位机通过中频信号产生处理单元实现对射频信号的频率和功率的控制。由中频信号产生模块得到的各系统各频点中频信号分别经由相应的上变频模块上变频到相应的射频信号。

具体的，如图10所示，所述射频子系统包括若干个上变频模块、电源模块、晶振和合路器，所述上变频模块的输入端与所述中频信号调制子系统的中频信号输出端连接，所述电源模块与所述射频子系统中需要供电的模块的电源输入端连接，用于为其提供工作电源，所述上变频模块的输出端与所述合路器的输入端连接，所述合路器的输出端为所述射频子系统的信号输出端，所述晶振为所述射频子系统提供工作时钟，所述上变频模块以及合路器受控于所述中频信号调制子系统。

单个信号上变频模块如图11所示，所述上变频模块包括微控制器、LO模块、IQ调制器、滤波器、AGC模块和衰减网络模块。所述IQ调制器的信号输入端与中频信号调制子系统的中频信号输出端连接，所述LO模块的输入端接晶振输入，所述LO模块的输出端与所述IQ调制器的控制端连接，所述IQ调制器的输出端依次经滤波器、AGC模块与所述衰减网络模块的输入端连接，所述衰减 网络模块的输出端为射频信号输出端，所述微处理器的控制输出端分别与所述LO模块以及衰减网络模块的控制端连接，所述微控制器与所述中频信号调制子系统连接，接收中频信号调制子系统输出的控制命令。

其中：IQ调制器用以实现中频输入信号与本振信号的混频。滤波器用于本振与中频信号混频后的滤波。AGC(自动增益控制)模块是一种在输入信号幅度变化很大的情况下使输出信号幅度在较小范围内变化的自动控制电路。为了使射频输出的功率控制精确，抑制器件温漂等，使用AGC模块将调制器输出控制在一定的功率上(0dBm)。

AGC模块原理如图12所示：所述AGC模块包括电平检波器、LPF模块、比较器、控制电压产生模块和VGA模块，所述电平检波器的输出端依次经所述LPF模块、比较器、控制电压产生电路与所述VGA模块的控制端连接，所述VGA模块的输入端接输入电压，所述VGA模块的输出端分为两路，第一路为电压输出端，第二路与所述电平检波器的输入端连接，所述比较器的一个输入端接参考电压。

衰减电路，射频信号产生处理单元为了保证最后输出信号功率的精确性，通过AGC电路使其输出固定在某一信号功率上(一般选定在0dbm)。最后的输出功率为-180dBW～-120dBW，功率步进值为0.5dB，因此必须引入衰减电路对经过AGC电路后的信号功率进行衰减，以满足信号输出功率要求。

LO(本地振荡器)模块，LO模块用于产生上变频所需要的高频本振信号。

信号功率控制参数和接口：控制信号传输方式：控制信号由中频信号产生处理单元产生，可选用I2C总线实现其与射频信号产生处理单元微控制器之间的数据传输。I2C传输只需三根线即可，分别是时钟线、数据线和地线，结构简单，节省空间，接口模块和各个模块的微控制器之间通信也比较简单，数据的传输量很小。

合路器：合路器用于实现多路信号任意组合输出，由于用户选定的仿真系统不同(单系统、多系统、单频点、多频点等多种组合方式)，因此需要通过开关电路通过开关控制某一频点的信号输出与否，该控制信号由中频信号产生处 理单元通过相应的数据线经由射频信号产生处理单元中的未处理器对信号的通断进行控制。

Claims (3)

1.一种中频信号产生模块，其特征在于：包括PCI接口模块、FPGA模块、DSP模块、DAC模块、SRAM模块以及电源转换模块，所述PCI接口模块与所述FPGA模块双向连接，用于实现所述中频信号产生模块与上位机的数据交互；所述DSP模块与所述FPGA模块双向连接；DAC模块与所述FPGA模块的信号输出端连接；DSP模块与射频子系统双向连接；所述FPGA模块用于完成信号的产生，实现工作流程和数据交互；所述DSP模块用于对上位机传送来的数据进行处理，计算生成中频信号所需的控制字；所述DAC模块受控于所述FPGA模块，用于实现数模转换和上变频；所述电源转换模块与所述信号产生模块中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述SRAM模块与所述FPGA模块双向连接，用于缓存数据；

所述FPGA模块选用XILINX公司的V6系列中的XC6VLX240T－1FFG1156；DSP模块选用TI公司的TMS320C6713B-225芯片；DAC模块选用AD9779A；电源模块选用选用TI公司的SN74CB3T16211，SRAM模块选用ISSI公司的IS61WV102416BLL芯片；

所述电源模块包括第一至第五分电源模块，所述第一分电源模块和第二分电源模块的输入端接12V输入电源，所述第一分电源模块的输出电压为2.5V，第一分电源模块的输出端分为两路，第一路与第二分电源模块的电源输入端连接，第二路与FPGA的一个电源输入端连接，所述第二分电源模块的输出电压为1V，所述第二分电源模块的电源输出端与FPGA的一个电源输入端连接；第三分电源模块的输入端接12V输入电源，第三分电源模块的输出电压为3.3V，第三分电源模块的电源输出端与DSP的一个电源输入端连接；第四和第五分电源模块的输入端接3.3V电源，第四分电源模块的输出电压为1.2V，第四分电源模块的输出端分为两路，第一路与DSP的一个电源输入端连接，第二路与FPGA的一个电源输入端连接；第五分电源模块的输出电压为1.8V，第五分电源模块的输出端与中频信号产生模块中除FPGA以及DSP外的模块的电源输入端连接。

2.如权利要求1所述的中频信号产生模块，其特征在于：所述第一分电源模块包括PTR08100W型电源芯片U35，所述U35的1脚悬空，所述U35的2脚接12V输入电源，电容C258并联在电源的输入端与地之间，所述U35的3脚接地，所述U35的5脚经电阻R180接地；所述U35的4脚分为三路，第一路经电容C256接地，第二路经电容C257接地，第三路经接插件J8后又分为三路，第一路依次经电阻R178和发光二极管D21后接地，第二路为所述第一分电源模块的一个电源输出端，第三路为所述第一分电源模块的另一个电源输出端，所述第一分电源模块的两个输出电压为2.5V；

所述第二分电源模块包括PTH04T240W型电源芯片U36，所述U36的1、3、4、7脚接地，所述U36的2脚与所述第一分电源模块的一个电源输出端连接，所述U36的5脚和6脚分为两路，第一路经电容C261接地，第二路经电阻R175接所述U36的9脚，所述U36的8脚经电阻R181接地；所述U36的10脚与所述U36的2脚连接，所述U36的电源输入端并联有电容C259和电容C260，所述U36的11脚悬空，电阻R175与电容C261的结点分为两路，第一路经电容C262接地，第二路经接插件J9后又分为两路，第一路为所述第二分电源模块的一个电源输出端，第二路为第二分电源模块的另一个电源输出端；

所述第三分电源模块包括TPS73801型电源芯片U39，所述U39的1脚接12V输入电源，滤波电容C269并联在所述U39的电源输入端上，所述U39的3脚和6脚接地，所述U39的5脚接VCC，所述U39的2脚分为三路，第一路依次经电阻R184、电阻R187后接地，第二路经电容C268后接地，第三路经接插头J12后分为两路，第一路为所述第二分电源模块的电源输出端，第二路依次经电阻R185、发光二极管D23后接地；

所述第四分电源模块包括ADP1740型电源芯片U37，所述U37的1-4脚以及15-16脚分为两路，第一路接3.3V输入电源，第二路经电阻R182接1.2V输入电源，3.3V电源输入端上设有滤波电容C263，所述U37的5脚接1.2V输入电源，所述U37的6脚接地，所述U37的7脚经电容C265后接地，所述U37的8脚悬空，所述U37的9-11脚与所述U37的12脚连接，所述U37的12脚分为两路，第一路分别与所述U37的13脚和14脚连接，第二路经接插头J10后分为两路，第一路为所述第四分电源模块的一个电源输出端，第二路为所述第四分电源模块的另一个电源输出端；

所述第五分电源模块包括LT1963A型电源芯片U34，所述U34的5脚和8脚接为电源输入端，所述电源输入端上设有滤波电容C254，所述U34的4脚悬空，所述U34的3、6、7脚接地，所述U34的2脚与1脚连接，所述U34的1脚分为三路，第一路经电容C255接地，第二路依次经电阻R176和发光二极管D20后接地，第三路为所述第五分电源模块的电源输出端。

3.如权利要求1所述的中频信号产生模块，其特征在于：DSP包括包括控制字寄存器模块、码NCO控制字产生模块、卫星号和码片选择控制字产生模块、导航电文产生模块、幅度控制字产生模块以及载波NCO控制字产生模块；FPGA包括码NCO生成模块、分频器、扩频码生成模块、副载波生成模块、计数器、FIFO生成模块、扩频调制模块、载波NCO生成模块和正交调制模块，所述控制字寄存器模块的输出端分别与所述码NCO控制字产生模块、卫星号和码片选择控制字产生模块、导航电文产生模块、幅度控制字产生模块的输入端连接，所述码NCO控制字产生模块的输出端经所述码NCO生成模块与所述分频器的输入端连接，所述卫星号和码片选择控制字产生模块的输出端与所述扩频码生成模块的输入端连接，所述分频器的一个输出端与所述扩频码生成模块的一个输入端连接，所述分频器的另一个输出端经所述副载波生成模块与所述扩频调制模块的一个输入端连接，扩频码生成模块的一个输出端与所述扩频调制模块的一个输入端连接，所述扩频码生成模块的另一个输出端经所述计数器与所述FIFO生成模块的一个输入端连接，所述导航电文产生模块的输出端与所述FIFO生成模块的一个输入端连接，所述FIFO生成模块的输出端与所述扩频调制模块的一个输入端连接，所述幅度控制字产生模块的输出端与所述扩频调制模块的一个输入端连接，所述载波NCO控制字产生模块经所述载波NCO生成模块后与所述正交调制模块的两个输入端连接，所述扩频调制模块的输出端与所述正交调制模块的一个输入端连接，所述正交调制模块的一个输出端为I支路，另一个输出端为Q支路，I支路和Q支路与所述DAC模块的输入端连接。