CN205789989U - 电子装置 - Google Patents

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Abstract

本实用新型涉及一种电子装置。本实用新型的一个目的是解决与现有技术中存在的一个或更多个问题相关的问题。所述电子装置包括具有在同质结构中的栅电极和沟道区的纵向III‑V族晶体管。所述沟道区可设置在所述栅电极的第一部分与第二部分之间。在一个实施例中，所述III‑V族晶体管可以是增强型GaN晶体管，而在一个具体实施例中，漏极、源极和沟道区可包括相同的导电型。根据本实用新型的实施例，可以提供一种改进的电子装置。

Description

电子装置
技术领域
本公开涉及电子装置和方法，具体地讲，涉及包括III-V族晶体管(III-Vtransistors)的电子装置及其形成方法。
背景技术
由化合物半导体材料形成的晶体管变得越来越普遍。GaN晶体管可用于电力切换装置。GaN晶体管可以为可在Al(1-x)GaxN/GaN(其中0<x<1)界面处形成二维电子气(two-dimensional electron gas,2DEG)的平面高电子迁移率晶体管(planar high-electron-mobility transistor,HEMT)的形式。晶体管通常为耗尽型装置。此外，2DEG易于在工作过程中发生电流崩塌。GaN晶体管的另一种设计是包括具有N+纳米沟道和N+源极/漏极区的GaN层的鳍式场效应晶体管(fin-type field-effect transistor,FinFET)。类似于HEMT晶体管，典型的FinFET是一种横向装置，而触点及其他敷金属(metallization)的放置可能是困难的。对形成具有良好的通态电流、低栅极电容和比较简单的触点及敷金属设计的III-V族晶体管存在需要。
实用新型内容
本实用新型的一个目的是解决与现有技术中存在的一个或更多个问题相关的问题。
根据该实用新型的一个方面，提供了一种电子装置，该电子装置包括纵向III-V族晶体管，该晶体管具有在同质结构中的栅电极和沟道区，其中沟道区设置在栅电极的第一部分与第二部分之间。
在一个实施例中，纵向III-V族晶体管为增强型晶体管。
在另一个实施例中，纵向III-V族晶体管还包括重掺杂的漏极区和源极区，其中沟道区设置在重掺杂的漏极与源极区之间，并且其中重掺杂的漏极区、源极区和沟道区具有相同的导电型。
在又一个实施例中，相同的导电型为n型导电。
在再一个实施例中，纵向III-V族晶体管还包括在沟道区与重掺杂的漏极区之间的电压阻挡层。
在又一个实施例中，电压阻挡层设置在空腔的第一部分与第二部分之间。
在另一个实施例中，栅电极围绕源极区和电压阻挡层的若干部分，而不围绕重掺杂的漏极区的任何部分。
在又一个实施例中，III-V族晶体管包括具有至少2eV的带隙能量的半导体材料。
在再一个实施例中，III-V族晶体管为GaN晶体管。
在一个具体实施例中，GaN晶体管还包括：源极区、
电压阻挡层和重掺杂的漏极区，其中：源极区、沟道区、电压阻挡层和重掺杂的漏极区具有相同的导电型；沟道区设置在源极区与电压阻挡层之间并具有不超过1×1015个原子/cm3的掺杂剂浓度；电压阻挡层设置在沟道区与重掺杂的漏极区之间并具有5×1016个原子/cm3至5×1018个原子/cm3范围内的掺杂剂浓度；而空腔设置在栅电极与重掺杂的漏极区之间并邻近于电压阻挡层。
根据本实用新型的实施例的一个有益技术效果是：可以提供一种改进的电子装置。
附图说明
在附图中以举例说明的方式示出实施例，而实施例并不受限于附图。
图1包括衬底的一部分的剖视图的图示，该部分包括衬底和上覆的半导体层。
图2包括在将一些半导体层图案化以形成有源结构后图1的衬底的剖视图的图示。
图3包括在形成栅极介电层、牺牲层和栅电极后图2的衬底的剖视图的图示。
图4包括在有源结构的多个部分之间形成绝缘层后图3的衬底的剖视图的图示。
图5包括在将一些层图案化以形成通往牺牲层的开口后图4的衬底的顶视图的图示。
图6和图7分别包括在移除牺牲层以限定空腔后以及在形成源极垫和栅极垫后图5的衬底的剖视图和顶视图的图示。
图8包括在将基础材料图案化并形成漏极垫后图6和图7的衬底的剖视图的图示。
技术人员认识到附图中的要素为了简明起见而示出，而未必按比例绘制。例如，附图中一些要素的尺寸可以相对于其他要素放大，以有助于理解该实用新型的实施例。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施例。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，基于如本申请中所公开的教导，可以采用其他实施例。
对应于元素周期表中的列的族编号基于2011年1月21日版IUPAC元素周期表。
术语“同质结构”旨在意指不含异质结的结构。
术语“金属”或其任何变化形式旨在表示包括以下元素的材料：在第1至12族任一族中以及在第13至16族中的元素，沿着由原子序数13(Al)、31(Ga)、50(Sn)、51(Sb)和52(Te)限定的线及其下方的元素。金属不包括Si或Ge。
术语“半导体组成”旨在意指具有相关带隙电压的组成。例如，p型掺杂GaN、n型掺杂GaN和本征GaN具有相同的半导体组成，因为主要是由GaN而非掺杂剂来决定材料的带隙能量。GaN和Al(1-x)GaxN(其中0<x<1)具有不同的半导体组成，它们具有不同的带隙能量。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一者满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该实用新型的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
除非另外定义，否则本文所用的所有技术和科学术语具有与该实用新型所属领域的技术人员通常理解的含义相同的含义。材料、方法和例子仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。
电子装置可包括具有在同质结构中的栅电极和沟道区的纵向III-V族晶体管。沟道区可设置在栅电极的第一部分与第二部分之间。在一个实施例中，III-V族晶体管可以是增强型GaN晶体管，并在一个具体实施例中，漏极、源极和沟道区可包括相同的导电型。纵向取向使得栅电极可以完全耗尽沟道区，并因此具有良好的断态漏电流特性。晶体管可具有低通态电阻和低漏电流。将源极和漏极连接放置在相对的侧上使得物理层可以更加灵活，并减小源极至漏极和栅极至漏极的电容耦合。在一个具体实施例中，可在栅电极与重掺杂的漏极区之间形成空腔以减小栅极至漏极的电容耦合。结合本文所示出和所描述的具体实施例可以更好地理解这些概念，这些实施例是为了举例说明而非限制如所附权利要求书中所给出的该实用新型的范围。
图1包括衬底的一部分的剖视图的图示，该部分包括基础材料11、重掺杂层12、电压阻挡层14、沟道层16和重掺杂层18。基础材料11可包括能够为上覆层提供足够的机械支撑的材料。基础材料11可允许重掺杂层12从基础材料11外延生长。在一个实施例中，基础材料11可包括一个或多个单晶硅、碳化硅、氮化铝、蓝宝石、氮化镓铝、氮化镓、另一种合适材料等的膜。厚度不是关键性的，只要其提供足够的机械支撑即可。一般来讲，厚度在50微米至5mm的范围内。
层12、14、16和18形成所成型的晶体管的有源区。在一个实施例中，所述层包括III-V族半导体化合物，而在另一个实施例中，所述层包括III-N半导体化合物。在一个具体实施例中，层12、14、16和18具有基本上相同的半导体组成，因为同质结构由这些层形成。由于制造中的变化，完全相同的组成也许是不可能的。基本上相同的半导体组成旨在表示更为普遍的阴离子或阳离子在所有层12、14、16和18之间的变化不超过5％。在一个实施例中，所述层将为GaN，并可具有由Al(1-y)GayN(其中0.95<y<1.00)表示的组成。在一个具体实施例中，所有层12、14、16和18具有GaN的半导体组成(对于所有层12、14、16和18，y＝1)。在另一个实施例中，所述层可包括氮化镓铝；然而在层12、14、16与18之间的氮化镓铝的组成应具有在所有层之间的变化不超过5％的铝含量和镓含量。
基础材料11不是晶体管的有源区(电流传导区)的一部分，因此，在基础材料11与重掺杂层12之间可以存在或可以不存在异质结。
在一个实施例中，所有层12、14、16和18具有相同的导电型。所有层12、14、16和18可具有n型导电或p型导电。示例性n型掺杂剂包括Si、Ge、O等，而示例性p型掺杂剂包括Mg、Ca、C、Zn、Be、Cd等。重掺杂层12具有足以随后形成至重掺杂层12的欧姆接触的掺杂剂浓度。在图1所示的实施例中，重掺杂层12将为所成型的晶体管的重掺杂漏极区。掺杂剂浓度可以为至少5×1018个原子/cm3或至少1×1019个原子/cm3。重掺杂层12的厚度可以为至少0.5微米、1.1微米或2微米。虽然对于重掺杂层12而言不存在厚度的理论上限，但是该厚度可以不超过9微米、不超过7微米或不超过5微米。
电压阻挡层14的掺杂剂浓度和厚度可由晶体管的工作电压决定。随着工作电压升高，掺杂浓度可以降低，厚度可以增加，或其组合。在一个实施例中，掺杂剂浓度可以为至少5×1015个原子/cm3、至少1×1016个原子/cm3或至少5×1016个原子/cm3，而在另一个实施例中，掺杂剂浓度可以不超过5×1018个原子/cm3、不超过1×1018个原子/cm3或不超过5×1017个原子/cm3。在一个实施例中，厚度可以为至少0.5微米、至少1.1微米或至少2微米，而在另一个实施例中，厚度可以不超过50微米、不超过20微米或不超过9微米。在一个具体实施例中，电压阻挡层14具有5×1016个原子/cm3至5×1018个原子/cm3范围内的掺杂剂浓度，和1.1微米至3微米范围内的厚度。
沟道层16将用于形成所成型的晶体管的沟道区。沟道层16可具有比层12、14和18中的每一个低的掺杂剂浓度。掺杂剂浓度可以为至少1×1013个原子/cm3或至少1×1014个原子/cm3，而在另一个实施例中，掺杂剂浓度可以不超过1×1017个原子/cm3，在另一个实施例中，掺杂浓度可以不超过1×1016个原子/cm3，而在另一个实施例中，掺杂浓度可以不超过1×1015个原子/cm3。在一个实施例中，厚度可以为至少0.11微米、至少0.2微米或至少0.3微米，而在另一个实施例中，厚度可以不超过2微米、不超过1.2微米或不超过0.9微米。在一个具体实施例中，沟道层16具有1×1013个原子/cm3至1×1015个原子/cm3范围内的掺杂剂浓度，和0.11微米至0.9微米范围内的厚度。
重掺杂层18将用于形成所成型的晶体管的源极区。掺杂剂浓度可以为至少5×1018个原子/cm3或至少1×1019个原子/cm3。在一个实施例中，厚度可以为至少0.11微米、至少0.2微米或至少0.3微米，而在另一个实施例中，厚度可以不超过2微米、不超过1.2微米或不超过0.9微米。在一个具体实施例中，重掺杂层18具有至少1×1019个原子/cm3的掺杂剂浓度，和0.11微米至1.2微米范围内的厚度。
层12、14、16和18中的每一个可以从其下面的层外延生长。因此，层12、14、16和18中的每一个可以为具有相同半导体组成的单晶层，其中仅层的掺杂剂浓度和厚度在彼此之间有变化。
在图2中，使层14、16和18图案化以形成有源结构22。图案化掩蔽层(未示出)可在重掺杂层18上形成并限定开口，其中开口24通过移除层14、16和18的多个部分而形成。图案化掩蔽层保护层14、16和18中形成有源结构22的那些部分。开口24延伸穿过重掺杂层18和沟道层16的整个厚度。开口可延伸穿过电压阻挡层14的厚度的至少50％、至少65％或至少80％。在另一个实施例(未示出)中，开口24可延伸穿过电压阻挡层14的整个厚度。移除可使用各向异性蚀刻剂进行。蚀刻剂可包括含氯气体，诸如Cl2、HCl、BCl3等。当使用蚀刻时，可使用定时蚀刻、终点检测或其组合(具有定时过蚀刻的终点检测)进行蚀刻。在形成有源结构22后移除图案化掩蔽层。
在一个实施例中，有源结构22可具有至少20nm、至少40nm或至少60nm的宽度，而在另一个实施例中，有源结构22可具有不超过500nm、不超过300nm、不超过200nm或不超过150nm的宽度。在一个具体实施例中，宽度可在60nm至120nm的范围内。有源结构22的形状可类似于由单个开口(未示出)围绕的岛或为条纹的形式。开口的宽度是一对有源结构22之间的距离，而不论是岛还是条纹的形式。在一个实施例中，开口24可具有至少60nm、至少70nm或至少80nm的宽度，而在另一个实施例中，开口24可具有不超过500nm、不超过200nm或不超过150nm的宽度。在一个具体实施例中，宽度可在80nm至150nm的范围内。
图3包括在形成栅极介电层32、牺牲层34、包括下层导电膜36和本体导电膜38的栅电极后图2的工件的图示。栅极介电层32可包括一个或多个氧化物膜，诸如Al2O3、TiO2、ZrO2、HfO2、Ta2O5等。栅极介电层32可具有5至100nm范围内的厚度。栅极介电层32沿着开口24的所有暴露表面(包括壁和底部)形成。在一个实施例中，栅极介电层32使用原子层沉积形成。在另一个实施例中，可以使用化学气相沉积或类似的沉积方法。
形成牺牲层34，随后选择性移除到达在随后的步骤中暴露出的其他层。在一个实施例中，牺牲层34包括硅，诸如未掺杂的多晶硅。牺牲层34在开口24内形成并凹进到不超过电压阻挡层14与沟道层16之间的界面的高度。在另一个实施例中，牺牲层34可由随后不移除的绝缘层替代。
栅电极包括下层导电膜36和本体导电膜38。在一个实施例中，下层导电膜36可包括W、Pt、Ir、Os、Au、第2族元素、稀土元素(即，Sc、Y、La或镧系元素)等。下层导电膜36可具有至少5nm至100nm的厚度，并可通过物理或化学气相沉积或原子层沉积形成。本体导电膜38可包括与下层导电膜36相比相对更容易或更便宜形成的材料。此外，本体导电膜38和下层导电膜36可具有不同的组成，以使得可以选择性移除任一膜到达另一膜。本体导电膜38可包括掺杂硅，诸如N+掺杂多晶硅。在沉积本体导电膜38后，使其凹进以减小栅极至源极电容。移除下层导电膜36的暴露部分以使得下层导电膜36不覆盖在有源结构22的上面并减小栅极至源极电容。
在另一个实施例中，与多于一个膜(例如，W)不同，栅电极包括单个膜。在阅读本说明书后，技术人员将理解的是，可将其他材料和其他数量的膜用于栅电极。
在图4中，绝缘层42在栅电极上形成并填充开口24的剩余部分。绝缘层42有助于在随后移除牺牲层34时保护栅电极。绝缘层42可包括氧化物、氮化物、氮氧化物，或它们的任意组合。在一个实施例中，绝缘层42在开口24内和有源结构22上形成。将绝缘层42高于重掺杂层18顶部表面的部分通过化学-机械抛光、回蚀技术等移除。
在图5中，在将暴露出牺牲层34(图5中未示出)的地方形成开口54。电子装置的顶部表面包括重掺杂层18，以及绝缘层42在开口内的部分。沿着周边，移除绝缘层42、本体导电膜38和下层导电膜36的多个部分以在开口54内暴露出牺牲层34的多个部分。将各向同性蚀刻剂用于移除牺牲层34。蚀刻可以干法蚀刻或湿法蚀刻进行。示例性蚀刻剂包括KOH、NaOH、HNO3和HF、CF4等。在一个实施例中，牺牲层34和本体导电膜38均包括多晶硅。本体导电膜38在与开口54间隔开的位置由下层导电膜36和绝缘层42保护。区域56表示将制作后续栅极触点的位置。在一个可供选择的实施例中，可形成开口54并进行蚀刻直到暴露出牺牲层34，并可沿着开口的侧壁形成间隔物(未示出)以在移除牺牲层34的剩余部分的后续蚀刻过程中保护栅电极。
在移除牺牲层34后，在栅电极44下形成空腔64，如图6中所示。形成另一绝缘层(图6中未示出)以密封开口54(图5)，以使得后续材料不进入已移除了牺牲层34的位置并防止晶体管源极区、栅电极和漏极区的任意组合之间任何可能的电气短路或泄漏。移除另一绝缘层覆盖在重掺杂层18上面的部分，并形成如图6和图7中所示的源极垫62以及图7中的栅极垫64的敷金属。图5中所示的重掺杂层18的多个部分被源极垫62覆盖，并且此类部分在图7中以虚线示出。敷金属可以为导电层，导电层可以包括导电膜并且还可以包括粘附膜、阻挡膜、减反射膜，或它们的任意组合。导电膜可以主要为Al、Cu等，粘附膜可以包括Ti、Ta等，阻挡膜可以包括TiN、TaN、TiW等，而减反射层可以包括TiN。
可以如图8中所示制作与重掺杂层12的背面触点。可以在源极垫62和栅极垫64上形成保护层(未示出)，并可反转工件(与图8中所示相反)。可在基础材料11上形成图案化掩蔽层，其中在图案化掩蔽层中的一个或多个开口暴露出基础材料11的相应一个或多个部分。为了简洁起见，剩余的描述将针对图8中的开口，但一个或多个其他开口可以存在且未在图8中示出。移除在开口之下的基础材料11以暴露出重掺杂层12，并移除图案化掩蔽层。形成延伸进入穿过基础材料11的开口并接触重掺杂层12的敷金属86，如图8中所示。敷金属86可以为漏极端子或电连接到晶体管的漏极端子。敷金属86可为如之前相对于源极垫62和栅极垫64所述的任何组成。敷金属86可具有与源极垫62和栅极垫64相比相同或不同的组成。
可进行退火操作以烧结触点，并在源极垫62与重掺杂层18、栅极垫64与栅电极、以及敷金属86与重掺杂层12之间形成欧姆接触。在另一个实施例中，可在形成源极垫62和栅极垫64之后且在形成敷金属86之前进行一次退火操作，或可在形成源极垫62和栅极垫64之后并在形成敷金属86之后再次进行退火操作。在一个具体实施例中，退火操作可在500℃至700℃范围内的温度下以快速热退火进行0.3分钟至5分钟范围内的时间。退火过程中的环境可包括惰性气体，诸如Ar或另一种惰性气体、还原性气体(如H2)，或它们的任何混合物。
虽然未示出，但是可根据需要或期望使用另外的或更少的层或特征以形成电子装置。在另一个实施例中，可以使用一个或多个绝缘和互连级。可在工件上或在互连级内形成钝化层。在再一个实施例中，基础材料11可以不存在，而重掺杂层12具有足够的厚度以提供足够的机械支撑。在该实施例中，将无需相对于图8所描述的图案化。敷金属86可直接接触重掺杂层12。在阅读本说明书后，技术人员将能够确定针对其特定应用所需或期望的层和特征。
所描述的实施例可用于形成具有纵向III-V族晶体管的电子装置。纵向取向有助于使金属化与平面装置相比更简单，并有助于减小源极与漏极之间以及栅极与漏极之间的电容耦合，因为漏极触点不需要位于与源极和栅极触点相同的管芯侧上。此外，在形成空腔的特定实施例中，栅极与漏极之间的电容耦合减小。因此，品质因数(RDSON*QG)可以减小。
在一个实施例中，纵向晶体管可具有当沟道区为台地的部分时横向围绕沟道区或当沟道区为条纹的形式时沿着沟道区的相对侧的栅电极。这样的构造可以使得能很好地控制沟道区内的电场。在一个具体实施例中，晶体管具有GaN的半导体组成，和对于源极、漏极和沟道区而言相同的导电型。当有源结构22具有不超过300nm的宽度时，通态电流与断态电流的比可大于1×107。当有源结构具有小于200nm的宽度如100nm的宽度时，晶体管可以为增强型晶体管。在其中沟道区与漏极区和源极区相比具有相反导电型的另一个具体实施例中，通态电流与断态电流的比可以不同，并且有源结构的宽度可以增加并仍然得到增强型晶体管。晶体管可具有大于+0.2V、+0.4V及更高，如+0.5V或甚至更高的阈值电压。
晶体管可支持超过50V、超过100V、超过500V或更高的源极与漏极之间的电压差。当针对600V的源极与漏极之间的电压差而设计时，RDSON可以小于100μΩ*cm2或小于50μΩ*cm2。在一个具体实施例中，RDSON可以为约30μΩ*cm2。品质因数可以小于9000nC*mΩ、小于5000nC*mΩ或小于2000nC*mΩ。在一个具体实施例中，品质因数可以为约1280nC*mΩ。
许多不同的方面和实施例是可能的。那些方面和实施例中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施例仅为示例性的，而不限制本实用新型的范围。实施例可根据如下所列的实施例中的任一个或多个。
实施例1。一种电子装置，该电子装置包括纵向III-V族晶体管，该晶体管具有在同质结构中的栅电极和沟道区，其中沟道区设置在栅电极的第一部分与第二部分之间。
实施例2。实施例1的电子装置，其中纵向III-V族晶体管为增强型晶体管。
实施例3。实施例2的电子装置，其中纵向III-V族晶体管还包括重掺杂的漏极区和源极区，其中沟道区设置在重掺杂的漏极与源极区之间，并且其中重掺杂的漏极区、源极区和沟道区具有相同的导电型。
实施例4。实施例3的电子装置，其中相同的导电型为n型导电。
实施例5。实施例3的电子装置，其中相同的导电型为p型导电。
实施例6。实施例3的电子装置，其中纵向III-V族晶体管还包括在沟道区与重掺杂的漏极区之间的电压阻挡层。
实施例7。实施例6的电子装置，其中电压阻挡层设置在空腔的第一部分与第二部分之间。
实施例8。实施例3的电子装置，其中栅电极围绕源极区和电压阻挡层的若干部分，而不围绕重掺杂的漏极区的任何部分。
实施例9。实施例1的电子装置，其中III-V族晶体管包括具有至少2eV的带隙能量的半导体材料。
实施例10。实施例1的电子装置，其中III-V族晶体管为GaN晶体管。
实施例11。实施例10的电子装置，其中GaN晶体管还包括源极区、电压阻挡层和重掺杂的漏极区，其中：
源极区、沟道区、电压阻挡层和重掺杂的漏极区具有相同的导电型；
沟道区设置在源极区与电压阻挡层之间并具有不超过1×1015个原子/cm3的掺杂剂浓度；
电压阻挡层设置在沟道区与重掺杂的漏极区之间并具有5×1016个原子/cm3至5×1018个原子/cm3范围内的掺杂剂浓度；并且
空腔设置在栅电极与重掺杂的漏极区之间并邻近于电压阻挡层。
实施例12。一种形成电子装置的方法，该方法包括：
形成包括第一重掺杂层、沟道层和第二重掺杂层的图案化同质结构，其中第一开口延伸穿过第二重掺杂层和沟道层的每一个的整个厚度；
在第一开口内形成栅电极，其中沟道区设置在栅电极的第一部分与第二部分之间，
其中第一重掺杂层、沟道层、第二重掺杂层和栅电极为纵向III-V族晶体管的部分。
实施例13。实施例12的方法，其中形成栅电极包括：在第一开口内形成栅电极层，以及蚀刻栅电极层的一部分以使开口内的栅电极凹进。
实施例14。实施例13的方法，其中形成栅电极层包括：形成栅电极的第一导电膜，以及形成作为栅电极的本体导电膜的第二导电膜，其中第一导电膜和第二导电膜具有不同的组成。
实施例15。实施例12的方法，还包括提供包括第一重掺杂层、电压阻挡层、沟道层和第二重掺杂层的衬底，其中电压阻挡层设置在第一重掺杂层与沟道层之间，而沟道层设置在电压阻挡层与第二重掺杂层之间。
实施例16。实施例15的方法，其中第一开口延伸穿过至少大部分电压阻挡层。
实施例17。实施例15的方法，还包括在形成栅电极之前在第一开口内形成牺牲层；以及在形成栅电极之后从第一开口移除牺牲层以限定邻近电压阻挡层的空腔。
实施例18。实施例12的方法，其中第一重掺杂层、沟道层和第二重掺杂层具有相同的导电型。
实施例19。实施例18的方法，其中纵向III-V族晶体管为增强型晶体管。
实施例20。实施例12的方法，该方法还包括：
提供包括基础材料、第一重掺杂层、沟道层和第二重掺杂层的衬底，其中沟道层设置在电压阻挡层与第二重掺杂层之间；以及
使基础材料图案化以限定暴露出第一重掺杂层的一部分的第二开口；以及
在第二开口内形成导电层并接触第一重掺杂层。
注意，并不需要上文在一般性说明或例子中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施例描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。
本文描述的实施例的说明书和图示旨在提供对各种实施例的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。单独的实施例也可以按组合方式在单个实施例中提供，相反，为了简便起见而在单个实施例的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施例仅对阅读了本说明书之后的技术人员是显而易见的。其他实施例也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (10)

1.一种电子装置，其特征在于，所述电子装置包括纵向III-V族晶体管，所述纵向III-V族晶体管具有在同质结构中的栅电极和沟道区，其中所述沟道区设置在所述栅电极的第一部分与第二部分之间。
2.根据权利要求1所述的电子装置，其特征在于，所述纵向III-V族晶体管为增强型晶体管。
3.根据权利要求2所述的电子装置，其特征在于，所述纵向III-V族晶体管还包括重掺杂的漏极区和源极区，其中所述沟道区设置在所述重掺杂的漏极区与源极区之间，并且其中所述重掺杂的漏极区、源极区和所述沟道区具有相同的导电型。
4.根据权利要求3所述的电子装置，其特征在于，所述相同的导电型为n型导电。
5.根据权利要求3所述的电子装置，其特征在于，所述纵向III-V族晶体管还包括在所述沟道区与所述重掺杂的漏极区之间的电压阻挡层。
6.根据权利要求5所述的电子装置，其特征在于，所述电压阻挡层设置在空腔的第一部分与第二部分之间。
7.根据权利要求5所述的电子装置，其特征在于，所述栅电极围绕所述源极区和所述电压阻挡层的若干部分，而不围绕所述重掺杂的漏极区的任何部分。
8.根据权利要求1所述的电子装置，其特征在于，所述III-V族晶体管包括具有至少2eV的带隙能量的半导体材料。
9.根据权利要求1至8中任一项所述的电子装置，其特征在于，所述III-V族晶体管为GaN晶体管。
10.根据权利要求9所述的电子装置，其特征在于，所述GaN晶体管还包括：
源极区；
电压阻挡层；和
重掺杂的漏极区，
其中：
所述源极区、所述沟道区、所述电压阻挡层和所述重掺杂的漏极区具有相同的导电型；
所述沟道区设置在所述源极区与所述电压阻挡层之间并具有不超过1×1015个原子/cm3的掺杂剂浓度；
所述电压阻挡层设置在所述沟道区与所述重掺杂的漏极区之间并具有5×1016个原子/cm3至5×1018个原子/cm3范围内的掺杂剂浓度；并且
空腔设置在所述栅电极与所述重掺杂的漏极区之间并邻近于所述电压阻挡层。
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