CN205303512U

CN205303512U - 一种具有高发光效率的发光二极管

Info

Publication number: CN205303512U
Application number: CN201521024108.0U
Authority: CN
Inventors: 林志伟; 陈凯轩; 张永; 卓祥景; 姜伟; 方天足; 陈亮
Original assignee: Xiamen Changelight Co Ltd
Current assignee: Xiamen Changelight Co Ltd
Priority date: 2015-12-11
Filing date: 2015-12-11
Publication date: 2016-06-08
Anticipated expiration: 2025-12-11

Abstract

一种具有高发光效率的发光二极管，涉及发光二极管的生产技术领域，在朝向缓冲层的衬底表面设置形貌不同的PSS表面图形，在p电极下方设置位错阻挡层，所述位错阻挡层设置在p电极设置区域内的ITO透明导电层以下至部分n型导电层；在位错阻挡层下方设置位错线密集区，所述位错线密集区设置在p电极设置区域内的部分n型导电层以下至非故意掺杂层。本实用新型在位错阻挡层下设置位错集合区，减少发光区域的位错密度，改善了发光区域的外延晶体质量，减弱大工作电流下Efficiency-Droop效应及提高了发光二极管的可靠性；采用位错阻挡层起到了增加P电极的电流扩展效果，有效提高发光二极管的发光效率。

Description

一种具有高发光效率的发光二极管

技术领域

本实用新型涉及发光二极管的生产技术领域。

背景技术

近年来发光二极管得到发展迅猛，与半导体光电技术、新照明光源技术的发展紧密相关。随着LED应用领域的不断扩展，人们对LED芯片的性能也提出了越来越高的要求。需要不断地提高LED发光功率。

随着大功率LED普遍应用，LED由于内在缺陷导致的发光效率降低和可靠性变弱。改善LED的外延晶体质量和设计新的芯片结构成为解决此问题的重要途径。目前主要通过改善外延晶体质量或采用更好的电流扩展材料来改善大电流下的内量子效率，采用更好的散热材料来提高LED的可靠性。

但以上技术都是治标不治本，随着LED发光功率的应用需要再提高，采用更大工作电流下，以上技术会再次面临技术瓶颈。

实用新型内容

为了解决上述问题，本实用新型目的旨在提供可靠性高、具有高发光效率的发光二极管。

本实用新型技术方案是：在衬底上依次设置缓冲层、非故意掺杂层、n型导电层、有源区、电子阻挡层、p型导电层、p型欧姆接触层和ITO透明导电层，在n型导电层上连接n电极，在n电极侧面和外延层侧面设置电极隔离层，在p型导电层上连接p电极，在芯片表面设置芯片保护层；其特征在于在朝向缓冲层的衬底表面设置形貌不同的PSS表面图形，在p电极设置区域的衬底上的PSS表面图形较其它区域大，且随着远离p电极设置区域，PSS表面图形呈现渐变减小的规律；在p电极下方设置位错阻挡层，所述位错阻挡层设置在p电极设置区域内的ITO透明导电层以下至部分n型导电层；在位错阻挡层下方设置位错线密集区，所述位错线密集区设置在p电极设置区域内的部分n型导电层以下至非故意掺杂层。

本实用新型通过在芯片p型电极底部设置位错阻挡层，在位错阻挡层下设置位错集合区，减少发光区域的位错密度，改善了发光区域的外延晶体质量，减弱大工作电流下Efficiency-Droop效应及提高了发光二极管的可靠性；采用位错阻挡层起到了增加P电极的电流扩展效果，有效提高发光二极管的发光效率。

进一步地，所述位错线密集区的面积不超过p电极面积的80%。所述位错线密集区面积过大，造成相应的P电极面积增加，导致有源区的面积减小，降低发光二极管的发光效率降低。相应的位错线密集区面积也较难做到很小，如果做太小了，无法达到外延层应力的有效释放，外延晶体质量也会变差。

在制作位错阻挡层时，所述位错阻挡层上表面与p型欧姆接触层齐平。采用此设计及制作方法，避免错阻挡层过高或过低影响ITO的电流扩展效果。

在ITO透明导电层上的p电极区域不超过p电极总面积的10%。采用小于10%的p电极与ITO透明导电层接触面积，有使得ITO透明导电层与p电极形成有效的连接，且避免接触面积过大导致的P型电极可靠性变差。

附图说明

图1为本实用新型最终产品结构示意图。

图2-7为本实用新型的工艺过程图。

具体实施方式

一、本实用新型的制造方法步骤如下：

1、提供一外延衬底，经过标准的掩膜、光刻过程，采用ICP蚀刻在衬底表面形成不同的表面形貌，在p电极设置区域的衬底表面形貌的PSS形貌较其它区域大且呈现一定的渐变减小的规律。如图2所示。

2、采用MOCVD外延设备在外延衬底上依次形成缓冲层、非故意掺杂层、n型导电层（由四层n型导电层和三层电流阻挡层间隔组成）、有源区、电子阻挡层、p型导电层、p型欧姆接触层。

3、通过衬底的PSS表面形貌大小在p电极设置区域逐渐变大，在p电极设置区形成位错线密集区，位错线密集区由缓冲层贯穿至表面的p型欧姆接触层。同时，位错线密集区的面积不超过p电极面积的80%。如图3所示。

4、经过标准的掩膜、光刻过程，在p型欧姆接触层上同时定义出p电极台面、n电极台面；

在制作过程中通常是以多个芯片同时制作的，因此，还可在相邻的芯粒之间形成切割道。

以上定义是光刻版的模板转移，就是把光刻版图像转移至表面，定义是在表面形成想要的图像及区域。

5、采用ICP，在定义的p电极台面区域内刻蚀去除p型欧姆接触层、p型导电层、电子阻挡层、有源区和部分n型导电层，形成p电极台面。

同时在定义的n电极台面区域内刻蚀去除p型欧姆接触层、p型导电层、电子阻挡层、有源区和部分n型导电层，形成n电极台面。

如图4所示。

6、在p电极设置区裸露的N型导电层上设置位错阻挡层（CB）；位错阻挡层上表面与p型欧姆接触层齐平，位错阻挡层下表面至位错线密集区。如图5所示。

7、经过标准的掩膜、光刻过程，在p型欧姆接触层上定义出透明导电层区域；且在此区域形成ITO透明导电层，并且，在ITO透明导电层上的p电极区域不超过p电极总面积的10%。如图6所示。

8、经过标准的掩膜、光刻过程，同时在n型导电层上制作n电极，在位错阻挡层上制作p电极。如图7所示。

9、在芯片侧面、表面（ITO透明导电层上方）蒸镀SiO₂，形成芯片保护层，在n电极和外延层之间蒸镀SiO₂，形成电极隔离层。如图1所示。

10、在制作过程中通常是以多个芯片同时制作的，最后采用隐形切割、劈裂将芯片分离成独立的发光二极管器件。

二、产品结构特点：

如图1所示，本实用新型在衬底1上依次设置缓冲层2、非故意掺杂层3、n型导电层4、有源区5、电子阻挡层6、p型导电层7、p型欧姆接触层8和ITO透明导电层9，在n型导电层4上连接n电极10，在p型导电层8上连接p电极11。

在朝向缓冲层2的衬底1表面设置形貌不同的PSS表面图形1-1，并且，在p电极设置区域的衬底1上的PSS表面图形较其它区域大，且随着远离p电极设置区域，PSS表面图形呈现渐变减小的规律。

在p电极11下方设置位错阻挡层12，位错阻挡层12设置在p电极设置区域内的ITO透明导电层9以下至部分n型导电层4；在位错阻挡层12下方设置位错线密集区13，位错线密集区13设置在p电极设置区域内的部分n型导电层4以下至非故意掺杂层3。

在ITO透明导电层9上方和芯片外侧设置SiO₂芯片保护层14，在n电极10和外延层之间设置电极隔离层15。

Claims

1.一种具有高发光效率的发光二极管，包括衬底，在衬底上依次设置缓冲层、非故意掺杂层、n型导电层、有源区、电子阻挡层、p型导电层、p型欧姆接触层和ITO透明导电层，在n型导电层上连接n电极，在n电极侧面和外延层侧面设置电极隔离层，在p型导电层上连接p电极，在芯片表面设置芯片保护层；其特征在于在朝向缓冲层的衬底表面设置形貌不同的PSS表面图形，在p电极设置区域的衬底上的PSS表面图形较其它区域大，且随着远离p电极设置区域，PSS表面图形呈现渐变减小的规律；在p电极下方设置位错阻挡层，所述位错阻挡层设置在p电极设置区域内的ITO透明导电层以下至部分n型导电层；在位错阻挡层下方设置位错线密集区，所述位错线密集区设置在p电极设置区域内的部分n型导电层以下至非故意掺杂层。

2.根据权利要求1所述发光二极管，其特征在于：所述位错线密集区的面积不超过p电极面积的80%。

3.根据权利要求1所述发光二极管，其特征在于：所述位错阻挡层上表面与p型欧姆接触层齐平。

4.根据权利要求1所述发光二极管，其特征在于：在ITO透明导电层上的p电极区域不超过p电极总面积的10%。