CN205195689U - 滤除工频干扰的软件锁相环 - Google Patents

Abstract

本实用新型公开了一种滤除工频干扰的软件锁相环，其输入的信号为模拟信号，输出的信号为数字信号，所述软件锁相环包括依次连接的模数转换器、鉴相器、环路滤波器、数控振荡器，数控振荡器的输出端分别连接鉴相器、模数转换器，分别向鉴相器、模数转换器提供参考信号、同步信号，数控振动器的输入端输入一时钟信号。本实用新型所述软件锁相环结构新颖，流程简单，成本低，数字化的锁相环性能更加精确、可靠；可产生同步的工频共模干扰，不但可以在ECG信号处理中使用，还可以应用到同步的其它数字信号处理应用领域；输入任意的频率信号时，数控振荡器可保证有稳定的频率响应，其同步在软件中完成，没有硬件生产成本，在实际应用中操作方便，性能稳定。

Description

滤除工频干扰的软件锁相环

技术领域

本实用新型涉及滤除工频干扰的技术领域，特别是涉及一种滤除工频干扰的软件锁相环。

背景技术

众所周知，工频干扰(PL)即为市电电压以电磁波的辐射形式对电气设备和电子设备造成的干扰，其频率为50Hz。以现代医疗领域为例，虽然现代生物信号处理技术得到了很大的提高，但在所有生物信号的采集中都存在工频干扰，尤其是人体的心电信号(ECG)，作为一种重要的生命体征参数，包含了丰富的病理信息，对医生正确诊断心血管疾病具有重要的参考价值。但心电信号一般比较微弱，频率为在0～100Hz之间。因此在心电信号的采集、处理等过程中，50Hz的工频干扰就是较为典型的干扰之一。一般来说多采用硬件采集电路设计，如屏蔽、接地和模拟滤波电路等措施，但这些硬件方法在数字采样中也会产生新的干扰，并不能完全滤除工频干扰。因此，基于软件设计的滤波方法来消除心电信号的工频干扰成为一种必要的手段，近几年一些算法层出不穷，如梳状滤波器的设计、减法锁定技术等。但是这些方法中，只有当采样频率与电源频率同频有谐波产生时，干扰才能达到最大的抑制，而当电源频率改变时，上述方法就失去了效率。一般来说，长期内(>24小时)电源频率是非常稳定的，但是在短期内，连续变化的负载电网频率是不稳定的，误差范围一般在±0.1Hz内，也可高达±0.2Hz。较大的浮动，可导致系统的加载自动脱落而致崩溃。

最近有关于基于软件设计的输入共模锁相技术(SPLL)，该方法是基于两个数字稳压控制环路维护电阻式和电容输入共模阻抗平衡的设计，在平衡时进行心电信号的采集，但其控制环需要精确的同相和同步，否则也会失稳。在其它应用中，也必须是同步的。

因此亟需提供一种新型的滤除工频干扰的软件锁相环来解决上述问题。

实用新型内容

本实用新型所要解决的技术问题是提供一种滤除工频干扰的软件锁相环，能够通过软件产生同步的工频共模干扰，有效滤除数字信号中的工频干扰。

为解决上述技术问题，本实用新型采用的一个技术方案是：提供一种滤除工频干扰的软件锁相环，其输入的信号为模拟信号，输出的信号为数字信号，所述软件锁相环包括依次连接的模数转换器、鉴相器、环路滤波器、数控振荡器，数控振荡器的输出端分别连接鉴相器、模数转换器，分别向鉴相器、模数转换器提供参考信号、同步信号，数控振动器的输入端输入一时钟信号；

环路滤波器包括正向通路与若干旁路，正向通路包括依次连接的第一求和器、第二求和器、第一放大器、第二放大器、第三求和器、第四求和器；若干旁路包括第一延迟器、第二延迟器、第三延迟器、第三放大器，第一延迟器的输入端、第二延迟器的输出端及鉴相器的输出端与第一求和器的输入端相连，第一延迟器的输出端与第二求和器的输入端相连，第二延迟器的输入端与第一放大器的输入端相连、输出端与第一求和器的输入端相连，第二放大器的输入端与第一放大器的输出端相连、输出端与第四求和器的输入端相连，第三延迟器的输入端与第三求和器的输出端相连、输出端与第三求和器的输入端相连，第三放大器的输入端与第二放大器的输入端相连、输出端与第四求和器的输入端相连。

在本实用新型一个较佳实施例中，环路滤波器的传输函数为

$H\left(Z\right)=\frac{T(1-z^{-\frac{T_{PL}}{T}})}{T_{PL}(1-z^{-1})}\·\frac{k_i+k_z(1-z^{-1})}{1-z^{-1}}$

其中，T为时钟信号的采样周期，T_PL为工频干扰的周期，k_i、k_z分别为第二放大器、第三放大器的增益系数。环路滤波器是所述软件锁相环中关键一环，其直接关系到整个系统是否具有稳定的频率响应。

在本实用新型一个较佳实施例中，在环路滤波器中设有一平均器，包括第一延迟器、第二延迟器、第一求和器、第二求和器，其传输函数为

$H^{\′}\left(Z\right)=\frac{1-z^{-\frac{T_{PL}}{T}}}{1-z^{-1}}$

所述平均器为一个锁相周期的均衡器，可阻止数控振荡器的抖动输出及所有谐波。

在本实用新型一个较佳实施例中，为防止过采样，时钟信号的采样频率f_s与工频干扰的采样频率f_PLS之间的关系为f_s＝Nf_PLS，4≤N≤6。

在本实用新型一个较佳实施例中，若鉴相器输入端的数字信号位数为n，数控振荡器输入端的数字信号位数为m，则n≥m。鉴相器输入端的数字信号经过环路滤波器的数据整合后，其输出的数字信号位数将不大于输入端的数字信号位数。

本实用新型的有益效果是：本实用新型所述软件锁相环结构新颖，流程简单，成本低，数字化的锁相环性能更加精确、可靠；可产生同步的工频共模干扰，不但可以在ECG信号处理中使用，还可以应用到同步的其它数字信号处理应用领域；输入任意的频率信号时，DCO可保证有稳定的频率响应，其同步在软件中完成，没有硬件生产成本，在实际应用中操作方便，性能稳定。

附图说明

图1是本实用新型滤除工频干扰的软件锁相环一较佳实施例的结构框图；

图2是所述环路滤波器的结构框图；

图3是所述滤除工频干扰的软件锁相环优化时的SINMULINK模型示意图；

图4是图3的仿真结果示意图；

图5是图4在1.8s时的局部放大仿真结果示意图；

图6是所述软件锁相环在测试实验条件为输入电压为0.2Vpp、频率为50Hz下的响应曲线；

图7是所述软件锁相环在测试实验条件为输入电压为0.6Vpp、频率为50Hz下的响应曲线；

图8是所述软件锁相环在测试实验条件为输入电压为0.6Vpp、频率为51Hz下的响应曲线；

图9是所述软件锁相环在测试实验条件为输入电压为1.6Vpp、频率为51Hz下的响应曲线；

附图中各部件的标记如下：1、第一求和器，2、第二求和器，3、第三求和器，4、第四求和器，5、第一延迟器，6、第二延迟器，7、第三延迟器，8、第一放大器，9、第二放大器，10、第三放大器。

具体实施方式

下面结合附图对本实用新型的较佳实施例进行详细阐述，以使本实用新型的优点和特征能更易于被本领域技术人员理解，从而对本实用新型的保护范围做出更为清楚明确的界定。

请参阅图1和图2，本实用新型实施例包括：

一种滤除工频干扰的软件锁相环，包括依次连接的模数转换器(ADC)、鉴相器(PHD)、环路滤波器(LF)、数控振荡器(DCO)，数控振荡器的输出端分别连接鉴相器、模数转换器，分别向鉴相器、模数转换器提供参考信号、同步信号，数控振动器的输入端输入一时钟信号；所述软件锁相环输入的信号为模拟信号，经过模数转换器之后成为比特流的数字信号形式，鉴相器用方波或正弦波作为参考波形，与输入信号进行混频，可简化鉴相器的工作过程，数控振荡器可作为一个定时器或频率转换器，由DCO输出信号的频率由DCO输入电压控制。若鉴相器输入端的数字信号位数为n，经过环路滤波器的数据整合后，其输出的数字信号位数将不大于输入端的数字信号位数，即若数控振荡器输入端的数字信号位数为m，则n≥m。

环路滤波器包括正向通路与若干旁路，正向通路包括依次连接的第一求和器1、第二求和器2、第一放大器8、第二放大器9、第三求和器3、第四求和器4；若干旁路包括第一延迟器5、第二延迟器6、第三延迟器7、第三放大器10，第一延迟器5的输入端、第二延迟器6的输出端及鉴相器的输出端与第一求和器1的输入端相连，第一延迟器5的输出端与第二求和器2的输入端相连，第二延迟器6的输入端与第一放大器8的输入端相连、输出端与第一求和器1的输入端相连，第二放大器9的输入端与第一放大器8的输出端相连、输出端与第四求和器4的输入端相连，第三延迟器7的输入端与第三求和器3的输出端相连、输出端与第三求和器3的输入端相连，第三放大器10的输入端与第二放大器9的输入端相连、输出端与第四求和器4的输入端相连。

环路滤波器的设计是从S域到Z域采用后向差分完成S平面到Z平面的映射，其传输函数为

$H\left(Z\right)=\frac{T(1-z^{-\frac{T_{PL}}{T}})}{T_{PL}(1-z^{-1})}\·\frac{k_i+k_z(1-z^{-1})}{1-z^{-1}}---\left(1\right)$

其中，T为时钟信号的采样周期，且T＝1/f_s，T_PL为工频干扰的周期，T_PL＝1/f_PLS，k_i、k_z分别为第二放大器9、第三放大器10的增益系数。环路滤波器是所述软件锁相环中关键一环，其直接关系到整个系统是否具有稳定的频率响应。为防止过采样，时钟信号的采样频率f_s与工频干扰的采样频率f_PLS之间的关系为f_s＝Nf_PLS，4≤N≤6。例如，工频干扰的频率为50Hz，则f_PLS＝500Hz(T_PL＝20ms)，取N＝4，则时钟信号的采样频率f_s＝2kHz(T＝0.5ms)，k_i＝1/128≈0.0078和k_z＝8，则(1)式可写为：

$H\left(Z\right)=0.025\frac{1-z^{-40}}{1-z^{-1}}\·\frac{0.0078+8(1-z^{-1})}{1-z^{-1}}$

如图2所示，环路滤波器的正向通路增益会增加数控振荡器中剩余波纹的输入，进而转换成数控转换器的抖动输出，因此在环路滤波器的设计中设有一个平均器，为一个锁相周期的均衡器，可大大降低数控振荡器中剩余波纹的输入，进而阻止数控振荡器的抖动输出及所有谐波。所述平均器包括第一延迟器5、第二延迟器6、第一求和器1、第二求和器2，其传输函数为

$H^{\′}\left(Z\right)=\frac{1-z^{-\frac{T_{PL}}{T}}}{1-z^{-1}}---\left(2\right)$

所述软件锁相环的工作原理是首先输入信号与数控振荡器的输出信号在鉴相器内进行比较，则鉴相器输出的电压信号与两个信号的相位差成一定比例。环路滤波器除以鉴相器输出的高频分量，其输出信号以电压的形式加到数控振荡器的输入端，数控制振荡器的输出信号频率与输入电压成一定的比例关系，并随着输入电压的变化而变化。如果频率不相同，鉴相器将输出低频分量，通过环路滤波器的输出频率使数控振荡器的频率也同步发生变化。这种同步的变化，最后会使数控振荡器的输出信号频率与鉴相器输入信号的频率保持一致，即达到了同步。这种同步的结果使数控振荡器的输出信号与鉴相器输入信号的相位差固定在一个恒定值。因此，鉴相器的输出在完成同步的基础上，输出一个恒定的电压值，环路滤波器的输出也是一个恒定值，数控振荡器的频率也处在一个恒定值，不再变化，此时，环路处于一个锁定状态。实现锁相的过程，由于是在全部数字化器件中完成的，该锁相环的设计也是全数字化的锁相环设计，其设计的重点是环路滤波器的设计。

为寻找使所述软件锁相环优化且稳定的参数即频率响应的系数k_i、k_z，将在MATLAB2012b运行环境中用SINMULINK对其进行优化设计，以便能快速获取优化数值。请参阅图3，为降低数控振荡器输入信号的抖动，采用正弦波混合波形输入的方式。为了避免浮点乘法溢出，经过数控振荡器后，将正弦波的最低有效误差范围(LSB)规定为256位，即256LSB/幅度，则混频器的输出须除以256，以保持环路增益。由于工频频率为50Hz，为使数控振荡器能监测工频频率±1误差范围内的数据，将数控振荡器的灵敏度设为1mHz/LSB，若换作电压值换算，则1LSB相当于3V/4096＝0.732mV，因此数控振荡器灵敏度为1.36Hz/V。k_z的系数是可从0.5开始不断变化的，经过多次实验后发现，当k_z增大到8时，系统可获得快速而稳定的响应，因此仿真中系数k_z固定到8，再除以128(以256位的正位来讲)，相位裕度下降到65％，但仍能保持良好的稳定性。DCO的灵敏度为±1Hz/3.3V＝0.6Hz/V，为表明输入信号和参考信号之间相位的不同，选择了混合正弦波代替方波，鉴相器的正弦波增益比方波要低4/π＝1.274倍，相应地输入电压幅度可增加1.274倍，即1.274x0.5V＝0.637V。仿真结果如图4、图5所示。图4中第一个波形是DCO输入频率波形(0.637V的正弦波形)，第二个波形是DCO参考电压波形(1V的正弦波形)，第三个波形是DCO输入的控制电压波形，图5为图4在1.8秒时的局部放大波形。从图4的波形中可以看出，所设计的锁相环是稳定的。当DCO输入与参考电压波形一致时，锁相环输入波形的相位就是90度(见图5第二个波形)，图5的第三个被放大的波形是一些残留的起伏波纹，大约在10uV左右。为了减少这种残留波纹的产生，ADC的采样频率值必须是DCO产生的参考频率的数倍，才能够使锁相环的均衡器对工频的谐波有抑制作用。

请参阅图6—9，所述软件锁相环在STM32F28335微控制器中进行测试实验，运行环境的时钟为150MHz，其它各项参数设定为：12位的ADC，采样频率为2kHz，0.732mV(3V/4096)的分辨率，DCO的频率范围为±2Hz，12位字长，DCO灵敏度为1MHz/LSB，或1.36Hz/V。图6—9所示为经过微控制器的实际操作，产生的数据传输到PC机中，通过MATLAB运行出可视化的曲线，可以看出，该锁相环具有稳定的响应，其输入幅度和频率的所有变化范围均在输入电压从0.2Vpp到1.6Vpp，工频在1±1Hz之间的变化范围内。如图6—图9所示，第一个波形图框中矩形波由参考电压波形转换而来，另外一条波形图为输入频率波形图，第二个波形图框中为DCO输出信号波形图，第三个波形图框中为DCO输入信号波形图。从图中可明显看出，在输入电压从Vin＝0.2Vpp到Vin＝1.6Vpp变化，输入的频率变化范围为±1Hz时，锁相环保持了稳定性。当DCO的输入被设定为矩形参考波形时，输入的正弦波具有了90度的相位。其中环路滤波器中采用的一周期均衡器即平均器，对于消除剩余波纹起着重要作用，否则上述波形的残留波纹会更多。

本实用新型所述软件锁相环结构新颖，流程简单，成本低，数字化的锁相环性能更加精确、可靠；可产生同步的工频共模干扰，不但可以在ECG信号处理中使用，还可以应用到同步的其它数字信号处理应用领域；输入任意的频率信号时，DCO可保证稳定的频率响应，其同步在软件中完成，没有硬件生产成本，在实际应用中操作方便，性能稳定。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims (5)

1.一种滤除工频干扰的软件锁相环，其输入的信号为模拟信号，输出的信号为数字信号，其特征在于，包括依次连接的模数转换器、鉴相器、环路滤波器、数控振荡器，数控振荡器的输出端分别连接鉴相器、模数转换器，分别向鉴相器、模数转换器提供参考信号、同步信号，数控振动器的输入端输入一时钟信号；

环路滤波器包括正向通路与若干旁路，正向通路包括依次连接的第一求和器、第二求和器、第一放大器、第二放大器、第三求和器、第四求和器；若干旁路包括第一延迟器、第二延迟器、第三延迟器、第三放大器，第一延迟器的输入端、第二延迟器的输出端及鉴相器的输出端与第一求和器的输入端相连，第一延迟器的输出端与第二求和器的输入端相连，第二延迟器的输入端与第一放大器的输入端相连、输出端与第一求和器的输入端相连，第二放大器的输入端与第一放大器的输出端相连、输出端与第四求和器的输入端相连，第三延迟器的输入端与第三求和器的输出端相连、输出端与第三求和器的输入端相连，第三放大器的输入端与第二放大器的输入端相连、输出端与第四求和器的输入端相连。

2.根据权利要求1所述的滤除工频干扰的软件锁相环，其特征在于，环路滤波器的传输函数为

$H\left(Z\right)=\frac{T(1-z^{-\frac{T_{PL}}{T}})}{T_{PL}(1-z^{-1})}\·\frac{k_i+k_z(1-z^{-1})}{1-z^{-1}}$

其中，T为时钟信号的采样周期，T_PL为工频干扰的周期，k_i、k_z分别为第二放大器、第三放大器的增益系数。

3.根据权利要求1或2所述的滤除工频干扰的软件锁相环，其特征在于，在环路滤波器中设有一平均器，包括第一延迟器、第二延迟器、第一求和器、第二求和器，其传输函数为

$H^{\′}\left(Z\right)=\frac{1-z^{-\frac{T_{PL}}{T}}}{1-z^{-1}}.$

4.根据权利要求1或2所述的滤除工频干扰的软件锁相环，其特征在于，时钟信号的采样频率f_s与工频干扰的采样频率f_PLS之间的关系为f_s＝Nf_PLS，4≤N≤6。

5.根据权利要求1所述的滤除工频干扰的软件锁相环，其特征在于，若鉴相器输入端的数字信号位数为n，数控振荡器输入端的数字信号位数为m，则n≥m。