CN204965436U - 一种用于集成电路片上系统的防故障攻击电路 - Google Patents

Abstract

本实用新型公开了一种用于集成电路片上系统的防故障攻击电路，包括主处理器、安全协处理器和存储器，所述安全协处理器通过指令/数据总线分别连接存储器和主处理器。本实用新型防故障攻击电路采用安全协处理器的方式解决了集成电路片上系统中针对处理器的故障攻击问题，具有安全性高，成本低，易于使用，适用范围广的优点。

Description

一种用于集成电路片上系统的防故障攻击电路

技术领域

本实用新型属于集成电路领域，提出了一种应用于集成电路片上系统的防故障攻击电路，用于抵抗针对芯片进行的故障攻击，增强芯片的安全性。

背景技术

集成电路是电子产品的核心部件，随着技术的发展，各厂商已经将处理器，存储器及接口电路集成到同一颗芯片内，成为片上系统(systemonchip)，简称为SOC。这样，采用一颗SOC芯片即可实现电子产品所要求的计算，处理，通信，存储等功能，缩小了产品的体积和增强了可靠性。伴随SOC在金融支付、身份识别领域的广泛应用，如金融卡，身份证，U盾等，各类用于窃取用户信息和取得非法权限的攻击手段也随之产生，所以安全性成为芯片的核心特性之一。

在芯片攻击中，攻击者常选择片内的处理器作为对象，故障攻击是一种常见和高效的手段，通过激光照射，电压毛刺，或电磁干扰使SOC内的处理器电路运行错误，影响到处理器上程序的正常执行，从而使芯片在进行安全认证等敏感操作时产生错误，达到非法获取操作权限或信息的目的。

SOC内的处理器防故障攻击的现有技术是镜像处理器校验，在SOC内实现一个和主处理器完全相同的镜像处理器，做相同的运算并比较结果，缺点是电路面积大，增加了产品成本。

实用新型内容

本实用新型目的是提供一种用于集成电路片上系统的防故障攻击电路，解决上述背景技术中提出的SOC抵御故障攻击问题。

为实现上述目的，本实用新型提供如下技术案：

一种用于集成电路片上系统的防故障攻击电路，包括主处理器和存储器，还包括安全协处理器，所述安全协处理器通过指令/数据总线分别与存储器和主处理器相连接。所述安全协处理器包括配置模块、指令采集模块和校验模块相互连接及相互通讯。

所述配置模块，包括第一与门、比较器与第二与门分别连接后通过选择器与开始地址寄存器、结束地址寄存器、循环次数寄存器及检测启动寄存器相连接。所述指令采集模块包括总线取址计数器分别与指令周期计数器及状态转换电路相连接，所述状态转换电路、状态机寄存器、状态译码器依次连接，状态译码器与锁存控制电路相连接后与寄存器组相连接，所述寄存器组与指令译码器相连接。

所述寄存器组包括指令字寄存器、指令参数寄存器及指令地址寄存器。所述校验模块包括状态转换电路、状态机寄存器、状态译码器、合法地址生成器及比较器依次连接。与现有技术相比，本实用新型的优点是：电路面积小，成本低。本实用新型防故障攻击电路采用安全协处理器的结构解决了集成电路片上系统中针对处理器的故障攻击问题，具有安全性高，成本低，易于使用的优点。

附图说明图1为用于集成电路片上系统的防故障攻击电路的结构框

图；图2为安全协处理器的结构框图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

请参阅图1、2，一种用于集成电路片上系统的防故障攻击电路，包括主处理器、安全协处理器和存储器，所述安全协处理器通过指令/数据总线分别连接存储器和主处理器，接受主处理器配置并保护主处理器免受故障攻击。

安全协处理器包括配置模块、指令采集模块和校验模块，所述配置模块从指令/数据总线接收来自主处理器的配置信息，存储在内部的寄存器内，包括检测地址范围，启动控制。

存储器包括指令存储器和数据存储器。

本实用新型的工作原理是：安全协处理器位于集成电路片上系统的指令和数据总线上，与主处理器连接，采集主处理器发出的指令及数据，进行监测，如果发现因故障攻击造成的指令执行错误，则向主处理器发出暂停信号，暂停信号连接到主处理器的具备高优先级的中断管脚，在暂停信号产生后，主处理器将停止当前指令流的执行，进入错误处理流程，从而对攻击形成防护。

本实用新型是在集成电路片上系统的主处理器和存储器之间，加入一个安全协处理器，对主处理器向存储器发出的取指令动作进行采集和校验，保护主处理器的顺序执行、跳转、循环指令过程。所述安全协处理器连接在主处理器和存储器间的指令/数据总线上，通过一个配置电路模块接收来自主处理器经数据总线传送的配置信息，通过一个指令采集电路模块从指令总线获得主处理器的取指信息，通过一个校验电路模块对指令进行实时检测，在侦测到因故障攻击造成的指令错误时，生成报警信号，送给主处理器，暂停其执行，从而达到抵御故障攻击的效果。

如图2所示，本安全协处理器采用数字硬件电路实现，包括配置模块、指令采集模块、校验模块三部分，三部分模块相互连接及相互通讯。

配置模块从数据总线采集主处理器的写时序，得到配置信息，存储入内部寄存器。配置模块包括第一与门、比较器与第二与门分别连接后通过选择器与开始地址寄存器、结束地址寄存器、循环次数寄存器及检测启动寄存器相连接：所述第一与门对总线控制信号s_hsel、s_htrans、s_hwrite进行逻辑与操作，产生总线写使能控制信号发送给第二与门；比较器用于对总线地址和寄存器预设地址进行比较，然后结合写使能，对选择器进行控制；选择器则接收存入开始地址寄存器、结束地址寄存器、循环次数寄存器及检测启动寄存器的数据和/或保持开始地址寄存器、结束地址寄存器、循环次数寄存器及检测启动寄存器中原数据的原值。

指令采集模块包括总线取址计数器分别与指令周期计数器及状态转换电路相连接，所述状态转换电路、状态机寄存器、状态译码器依次连接，状态译码器与锁存控制电路相连接后与寄存器组相连接，所述寄存器组与指令译码器相连接；其中，总线取址检测器侦测到主处理器开始取址，产生信号给状态转换电路和指令周期计数器，状态转换电路和指令

周期计数器开始工作将工作状态存储入状态机寄存器，由状态译码器产生状态指示信号，包括空闲态、指令态和执行态、指令有效标志。锁存控制电路根据状态指示，从总线获得指令字、地址、参数信息，锁存入寄存器组。指令译码器根据指令字和主处理器指令集定义译出指令类型，所述寄存器组包括指令字寄存器、指令参数寄存器及指令地址寄存器。校验模块包括状态转换电路、状态机寄存器、状态译码器、合法地址生成器及比较器依次连接：其中，状态转换电路根据配置模块给出的启动信号、检测地址信号和指令采集模块给出的指令有效标志、类型、参数，生成当前状态信号锁存入状态机寄存器，由状态译码器给出工作状态指示，包括等待态、监测态、监测类型。合法地址生成器计算出正确的指令地址信息，送给比较器和总线实际采集地址进行比较，如果不一致，则生成报警信号。

本实用新型以一种高性能和低成本的电路结构解决了集成电路片上系统的防御故障攻击问题，具有性能高，易于使用的优点；相对于现有的镜像处理器技术方案，具有电路面积小，成本低的优点。

以采用ARM公司cortexM0处理器为主处理器的片上系统芯片为例，M0没有内建安全防护措施，需要SOC厂商设计外部防护电路。处理器的规模是15千门，采用镜像处理器的技术方案将增加约16千门，包括一个完整的M0电路和校验部分，而采用本实用新型方案仅增加约5千门，面积缩减显著。

综上所述，本实用新型的技术方案提出了一种在集成电路片上系统中的主处理器和存储器间加入一个安全协处理器的电路结构，实现了对主处理器的程序执行完整性保护，进而形成了对故障攻击的有效防护，具有安全性高，成本低，易于使用的优点。

Claims (6)

1.一种用于集成电路片上系统的防故障攻击电路，包括主处理器和存储器，其特征在于，还包括安全协处理器，所述安全协处理器通过指令/数据总线分别与存储器和主处理器相连接。

2.根据权利要求1所述的一种用于集成电路片上系统的防故障攻击电路，其特征在于，所述安全协处理器包括配置模块、指令采集模块和校验模块相互连接及相互通讯。

3.根据权利要求2所述的一种用于集成电路片上系统的防故障攻击电路，其特征在于，所述配置模块，包括第一与门、比较器与第二与门分别连接后通过选择器与开始地址寄存器、结束地址寄存器、循环次数寄存器及检测启动寄存器相连接。

4.根据权利要求2所述的一种用于集成电路片上系统的防故障攻击电路，其特征在于，所述指令采集模块包括总线取址计数器分别与指令周期计数器及状态转换电路相连接，所述状态转换电路、状态机寄存器、状态译码器依次连接，状态译码器与锁存控制电路相连接后与寄存器组相连接，所述寄存器组与指令译码器相连接。

5.根据权利要求4所述的一种用于集成电路片上系统的防故障攻击电路，其特征在于，所述寄存器组包括指令字寄存器、指令参数寄存器及指令地址寄存器。

6.根据权利要求2所述的一种用于集成电路片上系统的防故障攻击电路，其特征在于，所述校验模块包括状态转换电路、状态机寄存器、状态译码器、合法地址生成器及比较器依次连接。