CN204926076U - 一种适用于flash mcu的io接口模块 - Google Patents
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Abstract
本实用新型公开了一种适用于FLASH？MCU的IO接口模块，它包括I/O控制寄存器、I/O数据寄存器、推挽放大器、复用器和逻辑控制电路；I/O控制寄存器分别与控制写入端WRITE_CTRL、控制读出端READ_CTRL、数据总线DATA？BUS、控制输出端OUTPUT和开漏输出端OPEN？DRAIN连接，控制输出端OUTPUT和开漏输出端OPEN？DRAIN均通过逻辑控制电路与推挽放大器连接；I/O数据寄存器分别与数据写入端WRITE_DATA、数据读出端READ_DATA、数据总线DATA？BUS和数据输出端连接，数据输出端和外接信号输出端与复用器的输入端连接，复用器的输出端分别与逻辑控制电路与推挽放大器连接；推挽放大器与I/O接口连接，I/O接口还通过逻辑控制电路与数据总线DATA？BUS连接。本实用新型结构简单功能丰富。
Description
技术领域
本实用新型涉及微处理器领域，特别是涉及一种适用于FLASHMCU的IO接口模块。
背景技术
微处理器由一片或少数几片大规模集成电路组成的中央处理器。目前，微处理器已经无处不在，无论是录像机、智能洗衣机、移动电话等家电产品，还是汽车引擎控制，以及数控机床、导弹精确制导等都要嵌入各类不同的微处理器。微处理器不仅是微型计算机的核心部件，也是各种数字化智能设备的关键部件。国际上的超高速巨型计算机、大型计算机等高端计算系统也都采用大量的通用高性能微处理器建造。
IO接口模块是微处理器和其外接终端的中间设备，IO接口模块的性能及其重要。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种适用于FLASHMCU的IO接口模块，结构简单，体积小巧，设置有I/O控制寄存器、I/O数据寄存器、推挽放大器、复用器和逻辑控制电路，提供推挽式驶出、开漏式输出等功能。
本实用新型的目的是通过以下技术方案来实现的：一种适用于FLASHMCU的IO接口模块，它包括I/O控制寄存器、I/O数据寄存器、推挽放大器、复用器和逻辑控制电路。
所述I/O控制寄存器分别与控制写入端WRITE_CTRL、控制读出端READ_CTRL、数据总线DATABUS、控制输出端OUTPUT和开漏输出端OPENDRAIN连接，控制输出端OUTPUT和开漏输出端OPENDRAIN均通过逻辑控制电路与推挽放大器连接。
所述I/O数据寄存器分别与数据写入端WRITE_DATA、数据读出端READ_DATA、数据总线DATABUS和数据输出端连接，数据输出端和外接信号输出端与复用器的输入端连接，复用器的输出端分别与逻辑控制电路与推挽放大器连接。
所述推挽放大器与I/O接口连接，I/O接口还通过逻辑控制电路与数据总线DATABUS连接。
进一步的，所述逻辑控制电路包括非门电路A、第一与非门电路B和第二与非门电路C。
其中，所述开漏输出端OPENDRAIN依次通过非门电路A和第一与非门电路B与推挽放大器的第一输入端连接，控制输出端OUTPUT分别与第一与非门电路B和第二与非门电路C的输入端连接，第二与非门电路C输出端与推挽放大器的第二输入端连接。
进一步的，所述逻辑控制电路还包括缓冲器D和第一三态缓冲器E。
I/O接口依次通过缓冲器D和第一三态缓冲器E与数据总线DATABUS连接，第一三态缓冲器E的控制使能端与I/O控制寄存器的使能输出端INPUT连接。
进一步的，所述逻辑控制电路还包括第三与非门电路F，第三与非门电路F的输入端分别与I/O控制寄存器的上拉输出端PULL_HIGH和复位信号输入端RESET连接，第三与非门电路F的输出端与直流电源的控制端连接，直流电源的输出端与I/O接口连接。
进一步的，所述逻辑控制电路还包括第一与门电路G，所述外接信号输出端包括蜂鸣器/计数器使能输入端BUZ/CLO_EN以及蜂鸣器/计数器信号输入端BUZ/CLO。
第一与门电路G的输入端分别与蜂鸣器/计数器使能输入端BUZ/CLO_EN和蜂鸣器/计数器信号输入端BUZ/CLO连接，第一与门电路G的输出端与复用器的输入端连接。
进一步的，所述逻辑控制电路还包括第二与门电路H，第二与门电路H的输入端分别与I/O接口和休眠信号输入端SLEEP连接，第二与门电路H的输出端与唤醒输出端WAKE_UP连接。
进一步的，所述逻辑控制电路还包括第三与门电路I，第三与门电路I的输入端分别与I/O接口和中断使能输入端INT_EN连接，第三与门电路I的输出端与中断输出端EXT_INT连接。
进一步的，所述逻辑控制电路还包括第二三态缓冲器J，第二三态缓冲器J的输入端与I/O接口连接，第二三态缓冲器J的输出端与模数转换器ADC连接，第二三态缓冲器J的控制使能端与模数转换器ADC的使能控制端AD_EN连接。
本实用新型的有益效果是：本实用新型所提出的一种适用于FLASHMCU的IO接口模块，结构简单，体积小巧，设置有I/O控制寄存器、I/O数据寄存器、推挽放大器、复用器和逻辑控制电路，提供推挽式驶出、开漏式输出、上拉输入、浮空输入、蜂鸣器输出、计时器输出等功能。
附图说明
图1为本实用新型中IO接口模块的结构框图。
具体实施方式
下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。
如图1所示，一种适用于FLASHMCU的IO接口模块，它包括I/O控制寄存器、I/O数据寄存器、推挽放大器、复用器和逻辑控制电路。
所述I/O控制寄存器分别与控制写入端WRITE_CTRL、控制读出端READ_CTRL、数据总线DATABUS、控制输出端OUTPUT和开漏输出端OPENDRAIN连接，控制输出端OUTPUT和开漏输出端OPENDRAIN均通过逻辑控制电路与推挽放大器连接。
所述I/O数据寄存器分别与数据写入端WRITE_DATA、数据读出端READ_DATA、数据总线DATABUS和数据输出端连接，数据输出端和外接信号输出端与复用器的输入端连接，复用器的输出端分别与逻辑控制电路与推挽放大器连接。
所述推挽放大器与I/O接口连接，I/O接口还通过逻辑控制电路与数据总线DATABUS连接。
进一步的，所述逻辑控制电路包括非门电路A、第一与非门电路B和第二与非门电路C。
其中，所述开漏输出端OPENDRAIN依次通过非门电路A和第一与非门电路B与推挽放大器的第一输入端连接，控制输出端OUTPUT分别与第一与非门电路B和第二与非门电路C的输入端连接，第二与非门电路C输出端与推挽放大器的第二输入端连接。
进一步的，所述逻辑控制电路还包括缓冲器D和第一三态缓冲器E。
I/O接口依次通过缓冲器D和第一三态缓冲器E与数据总线DATABUS连接，第一三态缓冲器E的控制使能端与I/O控制寄存器的使能输出端INPUT连接。
进一步的，所述逻辑控制电路还包括第三与非门电路F，第三与非门电路F的输入端分别与I/O控制寄存器的上拉输出端PULL_HIGH和复位信号输入端RESET连接，第三与非门电路F的输出端与直流电源的控制端连接，直流电源的输出端与I/O接口连接。
进一步的，所述逻辑控制电路还包括第一与门电路G，所述外接信号输出端包括蜂鸣器/计数器使能输入端BUZ/CLO_EN以及蜂鸣器/计数器信号输入端BUZ/CLO。
第一与门电路G的输入端分别与蜂鸣器/计数器使能输入端BUZ/CLO_EN和蜂鸣器/计数器信号输入端BUZ/CLO连接，第一与门电路G的输出端与复用器的输入端连接。
进一步的，所述逻辑控制电路还包括第二与门电路H，第二与门电路H的输入端分别与I/O接口和休眠信号输入端SLEEP连接，第二与门电路H的输出端与唤醒输出端WAKE_UP连接。优选的，第二与门电路H的一输入端通过缓冲器D与I/O接口连接。
进一步的，所述逻辑控制电路还包括第三与门电路I，第三与门电路I的输入端分别与I/O接口和中断使能输入端INT_EN连接，第三与门电路I的输出端与中断输出端EXT_INT连接。优选的，第三与门电路I的一输入端通过缓冲器D与I/O接口连接。
进一步的，所述逻辑控制电路还包括第二三态缓冲器J，第二三态缓冲器J的输入端与I/O接口连接，第二三态缓冲器J的输出端与模数转换器ADC连接，第二三态缓冲器J的控制使能端与模数转换器ADC的使能控制端AD_EN连接。
Claims (8)
1.一种适用于FLASHMCU的IO接口模块，其特征在于：它包括I/O控制寄存器、I/O数据寄存器、推挽放大器、复用器和逻辑控制电路；
I/O控制寄存器分别与控制写入端WRITE_CTRL、控制读出端READ_CTRL、数据总线DATABUS、控制输出端OUTPUT和开漏输出端OPENDRAIN连接，控制输出端OUTPUT和开漏输出端OPENDRAIN均通过逻辑控制电路与推挽放大器连接；
I/O数据寄存器分别与数据写入端WRITE_DATA、数据读出端READ_DATA、数据总线DATABUS和数据输出端连接，数据输出端和外接信号输出端与复用器的输入端连接，复用器的输出端分别与逻辑控制电路与推挽放大器连接；
推挽放大器与I/O接口连接，I/O接口还通过逻辑控制电路与数据总线DATABUS连接。
2.根据权利要求1所述的一种适用于FLASHMCU的IO接口模块，其特征在于：所述逻辑控制电路包括非门电路A、第一与非门电路B和第二与非门电路C；
开漏输出端OPENDRAIN依次通过非门电路A和第一与非门电路B与推挽放大器的第一输入端连接，控制输出端OUTPUT分别与第一与非门电路B和第二与非门电路C的输入端连接，第二与非门电路C输出端与推挽放大器的第二输入端连接。
3.根据权利要求1所述的一种适用于FLASHMCU的IO接口模块，其特征在于：所述逻辑控制电路还包括缓冲器D和第一三态缓冲器E；
I/O接口依次通过缓冲器D和第一三态缓冲器E与数据总线DATABUS连接，第一三态缓冲器E的控制使能端与I/O控制寄存器的使能输出端INPUT连接。
4.根据权利要求1所述的一种适用于FLASHMCU的IO接口模块，其特征在于：所述逻辑控制电路还包括第三与非门电路F，第三与非门电路F的输入端分别与I/O控制寄存器的上拉输出端PULL_HIGH和复位信号输入端RESET连接，第三与非门电路F的输出端与直流电源的控制端连接，直流电源的输出端与I/O接口连接。
5.根据权利要求1所述的一种适用于FLASHMCU的IO接口模块，其特征在于：所述逻辑控制电路还包括第一与门电路G，所述外接信号输出端包括蜂鸣器/计数器使能输入端BUZ/CLO_EN以及蜂鸣器/计数器信号输入端BUZ/CLO；
第一与门电路G的输入端分别与蜂鸣器/计数器使能输入端BUZ/CLO_EN和蜂鸣器/计数器信号输入端BUZ/CLO连接，第一与门电路G的输出端与复用器的输入端连接。
6.根据权利要求1所述的一种适用于FLASHMCU的IO接口模块，其特征在于：所述逻辑控制电路还包括第二与门电路H，第二与门电路H的输入端分别与I/O接口和休眠信号输入端SLEEP连接，第二与门电路H的输出端与唤醒输出端WAKE_UP连接。
7.根据权利要求1所述的一种适用于FLASHMCU的IO接口模块，其特征在于：所述逻辑控制电路还包括第三与门电路I，第三与门电路I的输入端分别与I/O接口和中断使能输入端INT_EN连接，第三与门电路I的输出端与中断输出端EXT_INT连接。
8.根据权利要求1所述的一种适用于FLASHMCU的IO接口模块，其特征在于：所述逻辑控制电路还包括第二三态缓冲器J，第二三态缓冲器J的输入端与I/O接口连接，第二三态缓冲器J的输出端与模数转换器ADC连接，第二三态缓冲器J的控制使能端与模数转换器ADC的使能控制端AD_EN连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201520645123.0U CN204926076U (zh) | 2015-08-25 | 2015-08-25 | 一种适用于flash mcu的io接口模块 |
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| CN201520645123.0U CN204926076U (zh) | 2015-08-25 | 2015-08-25 | 一种适用于flash mcu的io接口模块 |
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ID=54975185
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|---|---|---|---|
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|---|---|---|---|---|
| CN109921781A (zh) * | 2017-12-13 | 2019-06-21 | 中天鸿骏半导体（上海）有限公司 | 一种兼容推挽输出和开漏输出的输入输出电路及方法 |
| CN114543897A (zh) * | 2022-03-30 | 2022-05-27 | 合肥科威尔电源系统股份有限公司 | 一种虚拟电机传感器电路 |
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| CN114543897A (zh) * | 2022-03-30 | 2022-05-27 | 合肥科威尔电源系统股份有限公司 | 一种虚拟电机传感器电路 |
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