CN204859130U - 基于fpga测频电路的压控低通滤波器 - Google Patents

Abstract

一种基于FPGA测频电路的压控低通滤波器，包括依次相连接的放大电路、限幅电路、整形电路、FPGA测频电路、D/A转换电路和低通滤波电路；FPGA测频电路采用芯片EP2C20F484C8N，芯片EP2C20F484C8N的P3.5端口连接整形电路，芯片EP2C20F484C8N与D/A转换电路相连接。该低通滤波器实现了滤波器的截止频率自动跟踪输入信号频率的变化，解决了在很多电子系统中所处理信号的频率在较大范围内变化而处理不便的问题，充分利用FPGA测频和D/A转换器的优点，结构简单、调节方便、实时性好、性能稳定、截止频率范围可达8MHz，可广泛应用于信号处理的各个方面，具有广阔的应用前景。

Description

基于FPGA测频电路的压控低通滤波器

技术领域

本实用新型属于滤波器技术领域，涉及一种压控低通滤波器，特别涉及一种基于FPGA测频电路的压控低通滤波器。

背景技术

目前，滤波电路是电子系统中许多设计问题的核心，在信号处理、数据传送和抑制干扰等领域有着广泛的应用。信号处理时，待测信号中难免会掺杂有大量的噪声，固定滤波频率的滤波器只能对频率不变的信号进行滤波处理，而自跟踪滤波器能在保持被测信号频率与滤波频率一致的情况下，使有用频率信号通过，同时使其他干扰信号受到衰减，具有良好的滤波性能，且能处理频率在较大范围内变化的信号。

现阶段实现自跟踪滤波器的方法是：一是状态变量法，这种方法设计和调试麻烦，不易控制，且元件离散，非线性影响大；二是电压控制法，这种方法在输入信号频率处于滤波器的带宽范围之内时，滤波后的信号和输入信号之间不存在相位差，但是失调电压及漂移会直接影响低频率的稳定性；三是集成滤波芯片法，这种方法不需预先知道信号频率，滤波功能全且滤波频率可控，但是在使用过程中存在电路噪声和信号混叠等问题，而且对时钟频率或管脚编程难以实现滤波器的滤波频率连续变化。

发明内容

本实用新型的目的在于提供一种新的基于FPGA测频的压控自跟踪低通滤波器的设计方法及电路，以解决滤波频率范围变化大、截止频率能够自动跟踪输入信号频率的问题。

为实现上述目的，本实用新型所采用的技术方案是：一种基于FPGA测频电路的压控低通滤波器，包括依次相连接的放大电路、限幅电路、整形电路、FPGA测频电路、D/A转换电路和低通滤波电路。

本实用新型自跟踪压控低通滤波器实现了滤波器的截止频率自动跟踪输入信号频率的变化，并解决了在很多电子系统中所处理信号的频率在较大范围内变化而处理不便的问题。同时，充分利用FPGA测频和D/A转换器的优点。设计的电路结构简单，调节方便、实时性好、性能稳定、实现的截止频率范围可达8MHz，可广泛应用于信号处理的各个方面，具有广阔的应用前景。

附图说明

图1是本实用新型压控低通滤波器的结构框图。

图2是本实用新型压控低通滤波器中放大电路的示意图。

图3是本实用新型压控低通滤波器中限幅电路的示意图。

图4是本实用新型压控低通滤波器中整形电路的示意图。

图5是本实用新型压控低通滤波器中D/A转换电路的示意图。

图6是本实用新型压控低通滤波器中低通滤波电路的示意图。

图7是本实用新型压控低通滤波器中FPGA测频模块原理图。

图1中：1.放大电路，2.限幅电路，3.整形电路，4.FPGA测频电路，5.D/A转换电路，6.低通滤波电路。

具体实施方式

下面结合附图和具体实施方式对本实用新型进行详细说明。

如图1所示，本实用新型压控低通滤波器，包括依次相连接的放大电路1、限幅电路2、整形电路3、FPGA测频电路4、D/A转换电路5和低通滤波电路6。

放大电路1的作用是将输入的微弱信号转换为TTL电平。限幅电路2主要起过压保护的作用。整形电路3的作用是将正弦信号整形为脉冲信号。FPGA测频电路4的作用就是对输入的脉冲信号的频率进行计数测量。D/A转换电路5的作用是将FPGA测得的频率值转换为电压值，输出的电压能与输入的脉冲频率成线性关系,并可通过测量其输出端的电压值来间接测量输入的脉冲频率。低通滤波电路6的作用是实现对输入信号的滤波。

如图2所示，本实用新型压控低通滤波器中的放大电路1，包括第一芯片U1，第一芯片U1采用电流反馈型运算放大器AD811。第一芯片U1的第2脚（反相输入端）分别与第一电阻R1的一端和第二电阻R2的一端相连接，第二电阻R2的另一端接第一芯片U1的第6脚（输出端），第一电阻R1的另一端接输入信号V_in；第一芯片U1的第7脚分别接第一电容C1的一端和正电源+V_S；第一芯片U1的第4脚分别与第二电容C2的一端和负电源-V_S相连接，第一芯片U1的第3脚、第一电容C1的另一端和第二电容C2的另一端均接地。电源V_S给第一芯片U1工作提供5V供电电压。第一芯片U1的第1脚、第5脚和第8脚悬空，第一芯片U1的6脚为放大后信号的输出端V ₁，该输出端V ₁接限幅电路2。

如图3，本实用新型滤波器中的限幅电路2，包括第三电阻R3，第三电阻R3的一端接放大电路1的输出端V ₁，即第三电阻R3的一端接第一芯片U1的第6脚；第三电阻R3的另一端分别与第一二极管D1的正向端、第二二极管D2的反向端以及第四电阻R4的一端相连接；第一二极管D1的反向端接第一电源E1的正极、第二二极管D2的正向端接第二电源E2的负极，第一电源E1的负极、第二电源E2的正极和第四电阻R4的另一端均接地；第一电源E1和第二电源E2均为5V电源；第四电阻R4两端为限幅后信号的端输出V ₂，即第四电阻R4两端为限幅电路2的输出端V ₂，该输出端V ₂与整形电路3相连接。

如图4，本实用新型滤波器中的整形电路3，包括第二芯片U2，第二芯片U2采用高速电压比较器MAX903；第二芯片U2的第1脚分别与+5V电源和第三电容C3的一端相连接，第三电容C3的另一端接地；第二芯片U2的第2脚接限幅电路2，即第二芯片U2的第2脚接第四电阻R4的端输出V ₂；第二芯片U2的第3脚分别与第五电阻R5的一端、第七电容C7的一端和第六电阻R6的一端相连接，第二芯片U2的第4脚分别接-5V电源和第四电容C4的一端，第四电容C4的另一端、第六电阻R6的另一端、第七电容C7另一端和第六电容C6一端均接地，第六电容C6的另一端和第五电阻R5的另一端均接参考电压端Ve；第二芯片U2的第5脚接+5V电源；第二芯片U2的第6脚接地；第二芯片U2的第7脚为整形后脉冲信号输出端Vo，该脉冲信号输出端Vo与FPGA测频电路4相连接；第二芯片U2的第8脚分别与+5V电源和第五电容C5的一端相连接，第五电容C5的另一端接地。

图5是本实用新型滤波器中的D/A转换电路5，包括第三芯片U3，第三芯片U3采用TLC5618芯片，第三芯片U3的第1脚、第2脚和第3脚分别接FPGA测频电路4，第三芯片U3的第4脚悬空；第三芯片U3的第5脚接第八电容C8的一端，第八电容C8的另一端接第三芯片U3的第8脚，第三芯片U3的第6脚分别与第七电阻R7的一端和第八电阻R8的一端相连接，第七电阻R7的另一端接+5V电源，第八电阻R8的另一端接地；第三芯片U3的第7脚为D/A转换后信号的输出端V _x，第三芯片U3的第7脚与低通滤波电路6相连接。

如图6，本实用新型滤波器中的低通滤波电路6，包括第一网络电阻B1，第一网络电阻B1的一端接输入信号V_in，第一网络电阻B1的另一端分别与第八芯片U8的第2脚（反相输入端）、第二网络电阻B2的一端、第十电容C10的一端以及第三网络电阻B3的一端相连接，第八芯片U8的第3脚（正相输入端）接地，第八芯片U8的第4脚接+5V电源，第八芯片U8的第7脚接-5V电源，第十电容C10的另一端、第二网络电阻B2的另一端和第八芯片U8的第6脚（输出端）均与第五芯片U5的第7脚相连；第五芯片U5的第1脚和第8脚均接地，第五芯片U5的第3脚接-5V电源，第五芯片U5的第2脚分别与第四芯片U4的第5脚和第九电阻R9的一端相连，第九电阻R9的另一端和第四芯片U4的第4脚分别与第十电阻R10的一端相接，第十电阻R10的另一端接地；第四芯片U4的第1脚和第8脚均接地，第四芯片U4的第3脚接-5V电源，第四芯片U4的第2脚和第7脚均接D/A转换电路5，即第四芯片U4的第2脚和第7脚均接第三芯片U3的第7脚；第五芯片U5的第6脚接+5V电源，第五芯片U5的第5脚分别与第十一电阻R11的一端和第四网络电阻B4的一端相连接，第十一电阻R11的另一端和第五芯片U5的第4脚分别与第十二电阻R12的一端相连接，第十二电阻R12的另一端接地；第四网络电阻B4的另一端分别与第九电容C9的一端和第六芯片U6的第2脚（反相输入端）相连接，第六芯片U6的第3脚（正相输入端）接地，第六芯片U6的第4脚接+5V电源，第六芯片U6的第7脚接-5V电源；第三网络电阻B3的另一端分别与第十四电阻R14的一端和第七芯片U7的第6脚（输出端）相连接，第七芯片U7的第4脚接+5V电源，第七芯片U7的第7脚接-5V电源，第七芯片U7的第3脚（正相输入端）接地，第七芯片U7的第2脚（反相输入端）和第十四电阻R14的另一端分别与第十三电阻R13的一端相连接，第十三电阻R13的另一端、第九电容C9的另一端和第六芯片U6的第6脚均接本实用新型滤波器的输出端Vout。第四芯片U4和第五芯片U5采用模拟乘法器AD835，第六芯片U6、第七芯片U7和第八芯片U8采用运算放大器OPA658。

本实用新型滤波器中的FPGA测频电路4采用芯片EP2C20F484C8N，该芯片的原理图，见图7；芯片EP2C20F484C8N的P2.0端口接第三芯片U3的第1脚，芯片EP2C20F484C8N的P2.1端口接第三芯片U3的第2脚，芯片EP2C20F484C8N的P2.2端口接第三芯片U3的3脚；芯片EP2C20F484C8N中的第二计数器接整形电路3，即芯片EP2C20F484C8N的P3.5端口与整形电路3的脉冲信号输出端Vo相连接。

系统开始工作时，晶体振荡器提供50MHz的时钟信号。时钟信号分为两路，一路输入第一计数器作为时钟脉冲；另一路经信号源模块分频产生1s的闸门时间Td，作为控制模块的时钟输入，控制模块产生计数使能信号EN和清零信号CLR。测量时，先对两个计数器进行清零。当计数使能信号EN为高电平且待测信号的上升沿到来时，启动计数器，分别对被测信号和时钟信号开始计数。当EN为低电平且待测信号的上升沿到来时，计数器停止计数。将计数值送入锁存器锁存。假设在一次闸门时间Td内，计数器对待测信号的计数值为N _x、对时钟信号的计数值为N _s，则被测信号的频率f _x为：

f _x=(N _x/N _s)f _s（1）

（1）式中，f _s表示时钟信号的频率。

假设被测信号的频率f _x在0Hz～8MHz之间，电压值在0.00V～1.00V之间，为了实现良好的线性关系，设计被测信号频率值为8MHz时转换电压值为1.00V，被测信号频率值为0Hz时转换电压值为0.00V，从而可得到被测信号频率和转换电压间的转换关系为：

f _x=8×10⁶ V _x（2）

由(2)式可以看出被测信号频率和转换后的电压之间呈现线性关系。

结合基尔霍夫定律及图1至图7可以得到本实用新型滤波系统的传递函数为：

与一般一阶低通滤波器的传递函数对比，得截止角频率增益因子K=(R ₁₄ B ₃)/(R ₁₃ B ₁)，当取C ₉=C ₁₀=C，B ₃=B ₄=B，R ₁₃=R ₁₄时，因为输入信号的频率等于被测信号的频率，即f _in=f _x，结合（2）式可得截止频率为：

f _LP=f _in/(8×10⁶×2πBC)（4）

从上式可以看出只要合理选择电阻电容的大小就可以实现截止频率与输入信号频率的线性关系。在实际测量时，取C ₉=C ₁₀=C=100pF，B ₁=B ₃=B ₄=B=200Ω，B ₂=115Ω，R ₁₃=R ₁₄=500Ω，从而得：

f _LP=f _in（5）

这样就可以实现滤波器的截止频率对输入信号频率的自动跟踪。

本实用新型滤波器利用FPGA测频和D/A转换原理结合模拟乘法器和电流反馈运算放大器实现截止频率自动跟踪输入信号频率变化。首先将输入信号分两路，一路输入低通滤波电路，作为滤波电路的输入信号；另一路方波信号经过放大、限幅和整形电路后，将输入信号变换为脉冲信号，再将此脉冲信号输入到FPGA测频电路进行频率的计数测量，然后利用D/A转换器把计数频率值转换为相应的模拟电压值，将该电压信号输入到低通滤波电路中模拟乘法器的一端，通过该电压信号间接调节滤波器的截止频率，从而实现截止频率对输入信号频率的自动跟踪。

Claims (7)

1.一种基于FPGA测频电路的压控低通滤波器，其特征在于，包括依次相连接的放大电路（1）、限幅电路（2）、整形电路（3）、FPGA测频电路（4）、D/A转换电路（5）和低通滤波电路（6）。

2.根据权利要求1所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的放大电路（1）包括第一芯片U1，第一芯片U1采用电流反馈型运算放大器AD811；第一芯片U1的第2脚分别与第一电阻R1的一端和第二电阻R2的一端相连接，第二电阻R2的另一端接第一芯片U1的第6脚，第一电阻R1的另一端接输入信号V_in；第一芯片U1的第7脚分别接第一电容C1的一端和正电源+V_S；第一芯片U1的第4脚分别与第二电容C2的一端和负电源-V_S相连接，第一芯片U1的第3脚、第一电容C1的另一端和第二电容C2的另一端均接地；第一芯片U1的第6脚为输出端V ₁。

3.根据权利要求2所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的限幅电路（2）包括第三电阻R3，第三电阻R3的一端接接第一芯片U1的第6脚；第三电阻R3的另一端分别与第一二极管D1的正向端、第二二极管D2的反向端以及第四电阻R4的一端相连接；第一二极管D1的反向端接第一电源E1的正极、第二二极管D2的正向端接第二电源E2的负极，第一电源E1的负极、第二电源E2的正极和第四电阻R4的另一端均接地；第一电源E1和第二电源E2均为5V电源；第四电阻R4两端为限幅后信号的输出端V ₂，该输出端V ₂与整形电路（3）相连接。

4.根据权利要求3所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的整形电路（3）包括第二芯片U2，第二芯片U2采用高速电压比较器MAX903；第二芯片U2的第1脚分别与+5V电源和第三电容C3的一端相连接，第三电容C3的另一端接地；第二芯片U2的第2脚接第四电阻R4的输出端V ₂；第二芯片U2的第3脚分别与第五电阻R5的一端、第七电容C7的一端和第六电阻R6的一端相连，第二芯片U2的第4脚分别接-5V电源和第四电容C4的一端，第四电容C4的另一端、第六电阻R6的另一端、第七电容C7另一端和第六电容C6一端均接地，第六电容C6的另一端和第五电阻R5的另一端均接参考电压端Ve；第二芯片U2的第5脚接+5V电源；第二芯片U2的第6脚接地；第二芯片U2的第7脚为整形后脉冲信号输出端Vo，该脉冲信号输出端Vo接FPGA测频电路（4）；第二芯片U2的第8脚分别与+5V电源和第五电容C5的一端相连接，第五电容C5的另一端接地。

5.根据权利要求4所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的FPGA测频电路（4）采用芯片EP2C20F484C8N，芯片EP2C20F484C8N的P3.5端口与脉冲信号输出端Vo相连接，芯片EP2C20F484C8N与D/A转换电路（5）相连接。

6.根据权利要求5所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的D/A转换电路（5）包括第三芯片U3，第三芯片U3采用TLC5618芯片，第三芯片U3的第1脚接芯片EP2C20F484C8N的P2.0端口，第三芯片U3的第2脚接芯片EP2C20F484C8N的P2.1端口，第三芯片U3的第3脚接芯片EP2C20F484C8N的P2.2端口，第三芯片U3的第4脚悬空；第三芯片U3的第5脚接第八电容C8的一端，第八电容C8的另一端接第三芯片U3的第8脚，第三芯片U3的第6脚分别与第七电阻R7的一端和第八电阻R8的一端相连接，第七电阻R7的另一端接+5V电源，第八电阻R8的另一端接地；第三芯片U3的第7脚与低通滤波电路6相连接。

7.根据权利要求6所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的低通滤波电路（6）包括第一网络电阻B1，第一网络电阻B1的一端接输入信号V_in，第一网络电阻B1的另一端分别与第八芯片U8的第2脚、第二网络电阻B2的一端、第十电容C10的一端以及第三网络电阻B3的一端相连接，第八芯片U8的第3脚接地，第八芯片U8的第4脚接+5V电源，第八芯片U8的第7脚接-5V电源，第十电容C10的另一端、第二网络电阻B2的另一端和第八芯片U8的第6脚均与第五芯片U5的第7脚相连；第五芯片U5的第1脚和第8脚均接地，第五芯片U5的第3脚接-5V电源，第五芯片U5的第2脚分别与第四芯片U4的第5脚和第九电阻R9的一端相连，第九电阻R9的另一端和第四芯片U4的第4脚分别与第十电阻R10的一端相接，第十电阻R10的另一端接地；第四芯片U4的第1脚和第8脚均接地，第四芯片U4的第3脚接-5V电源，第四芯片U4的第2脚和第7脚均接第三芯片U3的第7脚，；第五芯片U5的第6脚接+5V电源，第五芯片U5的第5脚分别与第十一电阻R11的一端和第四网络电阻B4的一端相连接，第十一电阻R11的另一端和第五芯片U5的第4脚分别与第十二电阻R12的一端相连接，第十二电阻R12的另一端接地；第四网络电阻B4的另一端分别与第九电容C9的一端和第六芯片U6的第2脚相连接，第六芯片U6的第3脚接地，第六芯片U6的第4脚接+5V电源，第六芯片U6的第7脚接-5V电源；第三网络电阻B3的另一端分别与第十四电阻R14的一端和第七芯片U7的第6脚相连接，第七芯片U7的第4脚接+5V电源，第七芯片U7的第7脚接-5V电源，第七芯片U7的第3脚接地，第七芯片U7的第2脚和第十四电阻R14的另一端分别与第十三电阻R13的一端相连接，第十三电阻R13的另一端、第九电容C9的另一端和第六芯片U6的第6脚均接滤波器的输出端Vout；第四芯片U4和第五芯片U5采用模拟乘法器AD835，第六芯片U6、第七芯片U7和第八芯片U8采用运算放大器OPA658。