CN204795027U - Cmos全数字bpsk调制脉冲无线电超宽带发射机 - Google Patents

Abstract

本实用新型公开一种CMOS全数字BPSK调制脉冲无线电超宽带发射机，由BPSK调制模块、延时生成模块、脉冲序列产生模块和天线构成；BPSK调制模块将输入数字信号DATA和时钟信号CLK进行处理，产生满足BPSK调制要求的数字信号；延时生成模块的每级延时生成电路利用反相器延时的特点，将BPSK调制模块输出的调制信号进行延迟，得到不同的延迟输出，用于控制对应的脉冲序列产生电路，使其生成等时间宽度的脉冲单元；脉冲序列产生模块的每级脉冲序列产生电路产生一个单脉冲信号，所有脉冲信号组合成一个脉冲序列作为输出信号输出经由天线发出。本实用新型产生的无线发射信号满足UWB的频谱和工作频段的要求。

Description

CMOS全数字BPSK调制脉冲无线电超宽带发射机

技术领域

本实用新型涉及超宽带技术领域，具体涉及一种CMOS全数字BPSK调制脉冲无线电超宽带发射机。

背景技术

自从2002年美国联邦通信委员会(FederalCommunicationsCommission，FCC)颁布超宽带(Ultra-Wideband，UWB)的频谱规范，并将3。1GHz～10。6GHz频段作为民用超宽带设备的免授权频段以来，超宽带通信技术以其系统结构简单、传输速率高、功耗低等特点受到了无线个域网、无线传感器网络、生物医学等领域的应用研究及关注。

当前超宽带通信系统可分为三类：直接序列扩谱(DS-SS)，多带正交频分复用(MB-OFDM)，脉冲无线电(IR)。其中IR-UWB(脉冲无线电超宽带)技术主要是利用一系列极窄脉冲作为信息的载体进行数据传输，无需任何载波信号，且窄脉冲信号可以直接或者经过缓冲器后由天线发射出去，因此相对于另外两种方式而言，其系统及电路结构更加简单，功耗及成本更低。当前已有不少文献对IR-UWB发射机进行研究，这些IR-UWB发射机主要采用以下方案实现：方案一是先采用数字电路延迟得到一个窄脉冲，窄脉冲经过整形网络后，频谱被搬移到所需频段，这种方案需要用到大量的电容、电感以及电阻器件、因此芯片面积和成本较大；第二种方案是先利用数字电路的延迟产生若干个窄脉冲，再把这些窄脉冲合成一个频谱满足要求的脉冲波形，这种方案对波形合成部分的要求非常严格，脉冲合成的时间稍有偏差则得到的波形就会完全失真；此外还有一种方案是利用雪崩二极管的阶跃恢复特性得到所需的窄脉冲信号，这种方案因其采用的雪崩二极管器件的工艺与标准的CMOS工艺不兼容，所以非常不适合进行CMOS芯片集成。

实用新型内容

本实用新型所要解决的技术问题是提供一种CMOS全数字BPSK调制脉冲无线电超宽带发射机，其用于解决IR-UWB通信系统中无线发射信号的产生，满足UWB的频谱要求，且脉冲信号工作在3-5GHz频段内。

为解决上述问题，本实用新型是通过以下技术方案实现的：

CMOS全数字BPSK调制脉冲无线电超宽带发射机，由BPSK调制模块、延时生成模块、脉冲序列产生模块和天线构成；延时生成模块包括2级及2级以上的延时生成电路，脉冲序列产生模块包括2级及2级以上的脉冲序列产生电路，且每级延时生成电路对应一级脉冲序列产生电路；

BPSK调制模块将输入数字信号DATA和时钟信号CLK进行处理，产生满足BPSK调制要求的数字信号；

延时生成模块的每级延时生成电路利用反相器延时的特点，将BPSK调制模块输出的调制信号进行延迟，得到不同的延迟输出，用于控制对应的脉冲序列产生电路，使其生成等时间宽度的脉冲单元；

脉冲序列产生模块的每级脉冲序列产生电路产生一个单脉冲信号，所有脉冲信号组合成一个脉冲序列作为输出信号输出经由天线发出。

上述方案中，延时生成模块包括3级延时生成电路，脉冲序列产生模块包括3级脉冲序列产生电路。

上述方案中，所述BPSK调制模块由3个NMOS晶体管NM0、NM1、NM2，3个PMOS晶体管PM0、PM1、PM2和2个反相器INV0、INV1电路组成；NMOS晶体管NM0的栅极、PMOS晶体管PM1的栅极和反相器INV0的输入端相连后，形成BPSK调制模块的数字信号DATA输入端；NMOS晶体管NM0的栅极、PMOS晶体管PM1的栅极和反相器INV0的输入端相连后，形成BPSK调制模块的数字信号DATA输入端；NMOS晶体管NM0的漏极、PMOS晶体管PM0的源极和反相器INV1的输入端相连后形成时钟信号CLK输入端；反相器INV0的输出端、PMOS晶体管PM0的栅极、NMOS晶体管NM1的栅极、PMOS晶体管PM2的栅极和NMOS晶体管NM2的栅极相连；反相器INV1的输出端、NMOS晶体管NM1的漏极和PMOS晶体管PM1的源极相连；NMOS晶体管NM2的源极接低电平；PMOS晶体管PM2的源极接高电平；NMOS晶体管NM0的源极、PMOS晶体管PM0的漏极和NMOS晶体管NM2的漏极相连后，形成BPSK调制模块的输出信号Q的输出端；NMOS晶体管NM1的源极、PMOS晶体管PM1的漏极和PMOS晶体管PM2的漏极相连后，形成BPSK调制模块的输出信号QN的输出端。

上述方案中，每级延时生成电路由4个反相器INV2、INV3、INV4、INV5组成；反相器INV2和反相器INV3串接在BPSK调制模块的输出信号Q的输出端上；反相器INV2的输入端作为本级延时生成电路的Q侧输入端，同时形成本级延时生成电路的延时信号A的输出端；反相器INV2的输出端与反相器INV3的输入端相连，形成本级延时生成电路的延时信号B的输出端；反相器INV3的输出端作为本级延时生成电路的Q侧输出端，同时形成本级延时生成电路的延时信号C的输出端；第一级延时生成电路的Q侧输入端与BPSK调制模块的输出信号Q的输出端相连，第二级延时生成电路的Q侧输入端与第一级延时生成电路的Q侧输出端相连，第三级延时生成电路的Q侧输入端与第二级延时生成电路的Q侧输出端相连；反相器INV4和反相器IN5串接在输出信号QN的输出端上；反相器INV4的输入端作为本级延时生成电路的QN侧输入端，同时形成本级延时生成电路的延时信号a的输出端；反相器INV4的输出端与反相器INV5的输入端相连，形成本级延时生成电路的延时信号b的输出端；反相器INV5的输出端作为本级延时生成电路的QN侧输出端，同时形成本级延时生成电路的延时信号c的输出端；第一级延时生成电路的QN侧输入端与BPSK调制模块的输出信号QN的输出端相连，第二级延时生成电路的QN侧输入端与第一级延时生成电路的QN侧输出端相连，第三级延时生成电路的QN侧输入端与第二级延时生成电路的QN侧输出端相连。

上述方案中，每级单脉冲生成电路由PMOS晶体管PM3、PM4、PM5、PM6和NMOS晶体管NM3、NM4和NM5、NM6组成；PMOS晶体管PM4的栅极连接所对应延时生成电路的延时信号A的输出端；PMOS晶体管PM4的源极连接PMOS晶体管PM3的漏极；PMOS晶体管PM3的源极接高电平；NMOS晶体管NM3的栅极连接所对应延时生成电路的延时信号a的输出端；NMOS晶体管NM3的源极连接NMOS晶体管NM4的漏极；NMOS晶体管NM4的源极接低电平；PMOS晶体管PM3的栅极和NMOS晶体管NM5的栅极连接所对应延时生成电路的延时信号B的输出端；PMOS晶体管PM6的栅极和NMOS晶体管NM4的栅极连接所对应延时生成电路的延时信号b的输出端；PMOS晶体管PM6的源极连接PMOS晶体管PM5的漏极；PMOS晶体管PM5的源极接高电平；PMOS晶体管PM5的栅极连接所对应延时生成电路的延时信号c的输出端；NMOS晶体管NM5的源极连接NMOS晶体管NM6的漏极；NMOS晶体管NM6的源极接低电平；NMOS晶体管NM6的栅极连接所对应延时生成电路的延时信号C的输出端；PMOS晶体管PM4的漏极、NMOS晶体管NM3的漏极、PMOS晶体管PM6的漏极和NMOS晶体管NM5的漏极相连后，形成本级单脉冲生成电路的输出信号PG_OUT的输出端。

上述方案中，所述脉冲序列产生模块和天线之间串接有一缓冲电路。

与现有技术相比，本实用新型主要是由BPSK调制模块、延时生成模块和脉冲序列产生模块三部分构成。数字信号与时钟信号经过BPSK调制模块的处理，产生满足需要的BPSK数字调制信号。BPSK调制模块产生的数字调制信号直接送到后级的延时生成模块产生所需的延时信号，用于驱动脉冲产生电路来产生所需脉冲宽度的脉冲序列。本实用新型UWB脉冲发射机产生的脉冲序列频带宽度为3-5GHz，脉冲生成电路控制信号少，避免了传统电路中容易产生时序紊乱的问题，且电路功耗低、结构简单、芯片面积小，有利于芯片集成，降低成本，且有利于提高IR-UWB发射机性能。

附图说明

图1是本实用新型CMOS全数字BPSK调制IR-UWB发射机的系统结构图。

图2是本实用新型中BPSK调制模块结构图。

图3(a)是本实用新型中BPSK调制模块在输出信号Q的输出端一侧的各个延时信号点的波形图。

图3(b)是本实用新型中BPSK调制模块在输出信号QN的输出端一侧的各个延时信号点的波形图。

图4(a)是本实用新型中单脉冲生成电路在DATA＝1状态下的工作流程图。

图4(b)是本实用新型中单脉冲生成电路在DATA＝0状态下的工作流程图。

图5是本实用新型中反相器结构图。

具体实施方式

下面结合附图对本实用新型做进一步描述：

一种CMOS全数字BPSK调制脉冲无线电超宽带发射机，如图1所示，主要由BPSK调制模块、延时生成模块、脉冲序列产生模块、反相器和天线构成。

BPSK调制模块，如图2所示，由3个NMOS晶体管NM0、NM1、NM2，3个PMOS晶体管PM0、PM1、PM2和2个反相器INV0、INV1电路组成。NMOS晶体管NM0的栅极、PMOS晶体管PM1的栅极和反相器INV0的输入端相连后，形成BPSK调制模块的数字信号DATA输入端。NMOS晶体管NM0的栅极、PMOS晶体管PM1的栅极和反相器INV0的输入端相连后，形成BPSK调制模块的数字信号DATA输入端。NMOS晶体管NM0的漏极、PMOS晶体管PM0的源极和反相器INV1的输入端相连后形成时钟信号CLK输入端。反相器INV0的输出端、PMOS晶体管PM0的栅极、NMOS晶体管NM1的栅极、PMOS晶体管PM2的栅极和NMOS晶体管NM2的栅极相连。反相器INV1的输出端、NMOS晶体管NM1的漏极和PMOS晶体管PM1的源极相连。NMOS晶体管NM2的源极接低电平。PMOS晶体管PM2的源极接高电平。NMOS晶体管NM0的源极、PMOS晶体管PM0的漏极和NMOS晶体管NM2的漏极相连后，形成BPSK调制模块的输出信号Q的输出端。NMOS晶体管NM1的源极、PMOS晶体管PM1的漏极和PMOS晶体管PM2的漏极相连后，形成BPSK调制模块的输出信号QN的输出端。

BPSK调制模块的主要功能是将输入数字信号DATA和时钟信号CLK进行处理，产生满足BPSK调制要求的数字信号。即当数字信号DATA为高电平“1”时，输出信号Q为时钟信号CLK，控制后级电路产生正相的脉冲序列；当数字信号DATA为低电平“0”时，输出信号QN为负时钟信号”-CLK”,控制后级电路产生负相的脉冲序列。图3(a)是本实用新型中BPSK调制模块在输出信号Q的输出端一侧的各个延时信号点的波形图。图3(b)是本实用新型中BPSK调制模块在输出信号QN的输出端一侧的各个延时信号点的波形图。

BPSK调制模块的工作过程是：

当DATA为高电平“1”时，NMOS晶体管NM0和PMOS晶体管PM0、PM2处于导通状态，而NMOS晶体管NM1、NM2和PMOS晶体管PM1处于不导通状态，于是时钟信号CLK可以通过NM0和PM0并联组成的电路网络，输出信号Q等于CLK信号。而输出信号QN被直流电压拉高成高电平”1”。

当DATA为低电平“0”时，NMOS晶体管NM0和PMOS晶体管PM0、PM2处于不导通状态，而NMOS晶体管NM1、NM2和PMOS晶体管PM1处于导通状态，于是输出信号QN等于负时钟信号“-CLK”，而输出信号Q被连通到地信号“0”。

可见，在数据数字信号为“1”时，有正相时钟信号输出，数据数字信号为“0”时，有负相时钟信号输出，满足BPSK调制模式要求。

延时生成模块，如图1所示，由三级延时生成电路串联组成。每级延时生成电路包括4个反相器INV2、INV3、INV4、INV5。反相器INV2和反相器INV3串接在BPSK调制模块的输出信号Q的输出端上。反相器INV2的输入端作为本级延时生成电路的Q侧输入端，同时形成本级延时生成电路的延时信号A的输出端。反相器INV2的输出端与反相器INV3的输入端相连，形成本级延时生成电路的延时信号B的输出端。反相器INV3的输出端作为本级延时生成电路的Q侧输出端，同时形成本级延时生成电路的延时信号C的输出端。第一级延时生成电路的Q侧输入端与BPSK调制模块的输出信号Q的输出端相连，第二级延时生成电路的Q侧输入端与第一级延时生成电路的Q侧输出端相连，第三级延时生成电路的Q侧输入端与第二级延时生成电路的Q侧输出端相连。反相器INV4和反相器IN5串接在输出信号QN的输出端上。反相器INV4的输入端作为本级延时生成电路的QN侧输入端，同时形成本级延时生成电路的延时信号a的输出端。反相器INV4的输出端与反相器INV5的输入端相连，形成本级延时生成电路的延时信号b的输出端。反相器INV5的输出端作为本级延时生成电路的QN侧输出端，同时形成本级延时生成电路的延时信号c的输出端。第一级延时生成电路的QN侧输入端与BPSK调制模块的输出信号QN的输出端相连，第二级延时生成电路的QN侧输入端与第一级延时生成电路的QN侧输出端相连，第三级延时生成电路的QN侧输入端与第二级延时生成电路的QN侧输出端相连。

延时生成模块的主要功能是采用反相器延时的特点，将BPSK调制模块输出的调制信号进行延迟，得到不同的延迟输出，用于控制对应的单脉冲生成电路，使其生成等时间宽度的脉冲单元。调节反相器的内部CMOS晶体管的宽长比来调节反相器的反相延时时间。反相器的结构相同，如图5所示，每个反相器均由PMOS晶体管PM7和NMOS晶体管NM7组成。其中PMOS晶体管PM7的栅极和NMOS晶体管NM7的栅极相连后，形成反相器的输入端。PMOS晶体管PM7的源极接高电平，NMOS晶体管NM7的源极接低电平。PMOS晶体管PM7的漏极和NMOS晶体管NM7的漏极相连后，形成反相器的输出端。通过调节所有延时生成电路中晶体管PM7和NM7的宽长比来调节反相器的反相延时时间。

脉冲序列产生模块，如图1所示，由三级单脉冲生成电路(PG-cell)串联组成。每一级单脉冲生成电路对应一级延时生成电路。每个单脉冲生成电路，如图3(a)和3(b)所示，均由PMOS晶体管PM3、PM4、PM5、PM6和NMOS晶体管NM3、NM4和NM5、NM6组成。PMOS晶体管PM4的栅极连接所对应延时生成电路的延时信号A的输出端。PMOS晶体管PM4的源极连接PMOS晶体管PM3的漏极。PMOS晶体管PM3的源极接高电平。NMOS晶体管NM3的栅极连接所对应延时生成电路的延时信号a的输出端。NMOS晶体管NM3的源极连接NMOS晶体管NM4的漏极。NMOS晶体管NM4的源极接低电平。PMOS晶体管PM3的栅极和NMOS晶体管NM5的栅极连接所对应延时生成电路的延时信号B的输出端。PMOS晶体管PM6的栅极和NMOS晶体管NM4的栅极连接所对应延时生成电路的延时信号b的输出端。PMOS晶体管PM6的源极连接PMOS晶体管PM5的漏极。PMOS晶体管PM5的源极接高电平。PMOS晶体管PM5的栅极连接所对应延时生成电路的延时信号c的输出端。NMOS晶体管NM5的源极连接NMOS晶体管NM6的漏极。NMOS晶体管NM6的源极接低电平。NMOS晶体管NM6的栅极连接所对应延时生成电路的延时信号C的输出端。PMOS晶体管PM4的漏极、NMOS晶体管NM3的漏极、PMOS晶体管PM6的漏极和NMOS晶体管NM5的漏极相连后，形成本级单脉冲生成电路的输出信号PG_OUT的输出端。

脉冲序列产生模块的每一级单脉冲生成电路对应一级延时生成电路。每一级产生一个单脉冲信号，三级脉冲信号组合成一个脉冲序列作为输出信号经由天线发出。通过调节每级单脉冲生成电路中晶体管的宽长比来调节所形成单脉冲信号的幅度，三级单脉冲信号组合成一种具有较好的频谱特性伪高斯脉冲信号。

脉冲序列产生模块的工作过程是：

当DATA为高电平“1”时，输出信号Q为CLK信号，在延时生成电路的反相器组上得到不同的延迟，且输出信号QN为高电平“1”，a＝“1”，b＝“0”，c＝“1”。设初始状态为A＝“1”，B＝“0”，C＝“1”。NMOS晶体管NM3，NM6和PMOS晶体管PM6，PM6导通，NMOS晶体管NM4，NM5和PMOS晶体管PM4,PM5截止，输出信号PG_OUT为恒定电压值。如4(a)所示，t1时刻，A点信号从高电平“1”变成低电平“0”，而因为反相延时的原因，此时B点信号依然为低电平“0”，在A＝B＝“0”的情况下，PMOS晶体管PM3和PM4都导通，而NMOS晶体管NM5依然处在截止状态，所以输出信号PG_OUT被连通到高电平直流电压信号，电压值被拉高。t2时刻，延迟时间过结束，B点信号从“0”变成“1”，PMOS晶体管PM3截止，输出信号电压停止被拉高。当B点信号变成高电平“1”时，因为反相器延时原因，C点电压依然时高电平“1”，所以NMOS晶体管NM5、NM6都导通。输出信号PG_OUT被连通到信号地(低电平“0”)，电压值被拉低。t3时刻，反相器延迟时间结束后，C点信号变成低电平“0”。NMOS晶体管NM6截止，输出信号电压停止被拉低。在t1-t3这一个时间周期的变化中，输出信号上形成了一个小的正相单脉冲信号。而在连续的时间内，三个PG-cell将会生成三组等时间宽的过零点正相单脉冲信号。图4(a)是本实用新型中单脉冲生成电路在DATA＝1状态下的工作流程图。

当DATA为高电平“0”时，输出信号Q为低电平“0”，A＝“0”，B＝“1”，C＝“0”。且QN为反相时钟信号“-CLK”。设初始状态为a＝“0”，b＝“1”，c＝“0”。NMOS晶体管NM4，NM5和PMOS晶体管PM4，PM5导通，NMOS晶体管NM3，NM6和PMOS晶体管PM3，PM6截止，输出信号PG_OUT为恒定电压值。如4(b)所示，t1时刻，a点信号从低电平“0”变成高电平“1”时，而因为反相延时的原因，此时b点信号依然为低电平“1”，在a＝b＝“1”的情况下，NMOS晶体管NM3和NM4都导通，而PMOS晶体管PM6依然处在截止状态，所以输出信号PG_OUT被连通到信号地(低电平“0”)，电压值被拉低。t2时刻，延迟时间结束，b点信号从“1”变成“0”，NMOS晶体管NM4截止，输出信号电压停止被拉低。当b点信号变成低电平“0”时，因为反相器延时原因，c点电压依然时高电平“0”，所以PMOS晶体管PM5、PM6都导通。输出信号PG_OUT被连通到直流高电压信号“1”，电压值被拉高。t3时刻，反相器延迟时间结束，c点信号变成低电平“1”。PMOS晶体管PM5截止，输出信号电压停止被拉高。在t1-t3这一个时间周期的变化中，输出信号上形成了一个小的负相单脉冲信号。而在连续的时间内，三个PG-cell将会生成三组等时间宽的负相单脉冲信号。图4(b)是本实用新型中单脉冲生成电路在DATA＝0状态下的工作流程图。

在输出信号PG_OUT电压值被拉低或拉高的过程中，电压变化的幅度受晶体管的性能决定。当某一链路导通时，同时改变该工作链路所有晶体管的宽长比时，可以调节输出信号上所形成的脉冲的幅度。例如，当晶体管PM3和PM4导通时，输出信号PG_OUT被连通到高电平直流电压信号，电压值被拉高。而调试PM3和PM4的宽长比可以调节输出信号PG_OUT被拉高的幅度。这个脉冲生成网络由三个单脉冲形成电路，并且都是在时间上延续的,三个单脉冲组合形成一个完整的脉冲序列,整个脉冲序列类似一个高阶高斯脉冲。这种高阶高斯脉冲有很好的频谱特性，有利于通信信号的传输。

所述脉冲序列产生模块和天线之间串接有一缓冲电路。

Claims (6)

1.CMOS全数字BPSK调制脉冲无线电超宽带发射机，其特征在于：由BPSK调制模块、延时生成模块、脉冲序列产生模块和天线构成；延时生成模块包括2级及2级以上的延时生成电路，脉冲序列产生模块包括2级及2级以上的脉冲序列产生电路，且每级延时生成电路对应一级脉冲序列产生电路；

BPSK调制模块将输入数字信号DATA和时钟信号CLK进行处理，产生满足BPSK调制要求的数字信号；

延时生成模块的每级延时生成电路利用反相器延时的特点，将BPSK调制模块输出的调制信号进行延迟，得到不同的延迟输出，用于控制对应的脉冲序列产生电路，使其生成等时间宽度的脉冲单元；

脉冲序列产生模块的每级脉冲序列产生电路产生一个单脉冲信号，所有脉冲信号组合成一个脉冲序列作为输出信号输出经由天线发出。

2.根据权利要求1所述的CMOS全数字BPSK调制脉冲无线电超宽带发射机，其特征在于：延时生成模块包括3级延时生成电路，脉冲序列产生模块包括3级脉冲序列产生电路。

3.根据权利要求1或2所述的CMOS全数字BPSK调制脉冲无线电超宽带发射机，其特征在于：所述BPSK调制模块由3个NMOS晶体管NM0、NM1、NM2，3个PMOS晶体管PM0、PM1、PM2和2个反相器INV0、INV1电路组成；NMOS晶体管NM0的栅极、PMOS晶体管PM1的栅极和反相器INV0的输入端相连后，形成BPSK调制模块的数字信号DATA输入端；NMOS晶体管NM0的栅极、PMOS晶体管PM1的栅极和反相器INV0的输入端相连后，形成BPSK调制模块的数字信号DATA输入端；NMOS晶体管NM0的漏极、PMOS晶体管PM0的源极和反相器INV1的输入端相连后形成时钟信号CLK输入端；反相器INV0的输出端、PMOS晶体管PM0的栅极、NMOS晶体管NM1的栅极、PMOS晶体管PM2的栅极和NMOS晶体管NM2的栅极相连；反相器INV1的输出端、NMOS晶体管NM1的漏极和PMOS晶体管PM1的源极相连；NMOS晶体管NM2的源极接低电平；PMOS晶体管PM2的源极接高电平；NMOS晶体管NM0的源极、PMOS晶体管PM0的漏极和NMOS晶体管NM2的漏极相连后，形成BPSK调制模块的输出信号Q的输出端；NMOS晶体管NM1的源极、PMOS晶体管PM1的漏极和PMOS晶体管PM2的漏极相连后，形成BPSK调制模块的输出信号QN的输出端。

4.根据权利要求3所述的CMOS全数字BPSK调制脉冲无线电超宽带发射机，其特征在于：每级延时生成电路由4个反相器INV2、INV3、INV4、INV5组成；反相器INV2和反相器INV3串接在BPSK调制模块的输出信号Q的输出端上；反相器INV2的输入端作为本级延时生成电路的Q侧输入端，同时形成本级延时生成电路的延时信号A的输出端；反相器INV2的输出端与反相器INV3的输入端相连，形成本级延时生成电路的延时信号B的输出端；反相器INV3的输出端作为本级延时生成电路的Q侧输出端，同时形成本级延时生成电路的延时信号C的输出端；第一级延时生成电路的Q侧输入端与BPSK调制模块的输出信号Q的输出端相连，第二级延时生成电路的Q侧输入端与第一级延时生成电路的Q侧输出端相连，第三级延时生成电路的Q侧输入端与第二级延时生成电路的Q侧输出端相连；反相器INV4和反相器IN5串接在输出信号QN的输出端上；反相器INV4的输入端作为本级延时生成电路的QN侧输入端，同时形成本级延时生成电路的延时信号a的输出端；反相器INV4的输出端与反相器INV5的输入端相连，形成本级延时生成电路的延时信号b的输出端；反相器INV5的输出端作为本级延时生成电路的QN侧输出端，同时形成本级延时生成电路的延时信号c的输出端；第一级延时生成电路的QN侧输入端与BPSK调制模块的输出信号QN的输出端相连，第二级延时生成电路的QN侧输入端与第一级延时生成电路的QN侧输出端相连，第三级延时生成电路的QN侧输入端与第二级延时生成电路的QN侧输出端相连。

5.根据权利要求3所述的CMOS全数字BPSK调制脉冲无线电超宽带发射机，其特征在于：每级单脉冲生成电路由PMOS晶体管PM3、PM4、PM5、PM6和NMOS晶体管NM3、NM4和NM5、NM6组成；PMOS晶体管PM4的栅极连接所对应延时生成电路的延时信号A的输出端；PMOS晶体管PM4的源极连接PMOS晶体管PM3的漏极；PMOS晶体管PM3的源极接高电平；NMOS晶体管NM3的栅极连接所对应延时生成电路的延时信号a的输出端；NMOS晶体管NM3的源极连接NMOS晶体管NM4的漏极；NMOS晶体管NM4的源极接低电平；PMOS晶体管PM3的栅极和NMOS晶体管NM5的栅极连接所对应延时生成电路的延时信号B的输出端；PMOS晶体管PM6的栅极和NMOS晶体管NM4的栅极连接所对应延时生成电路的延时信号b的输出端；PMOS晶体管PM6的源极连接PMOS晶体管PM5的漏极；PMOS晶体管PM5的源极接高电平；PMOS晶体管PM5的栅极连接所对应延时生成电路的延时信号c的输出端；NMOS晶体管NM5的源极连接NMOS晶体管NM6的漏极；NMOS晶体管NM6的源极接低电平；NMOS晶体管NM6的栅极连接所对应延时生成电路的延时信号C的输出端；PMOS晶体管PM4的漏极、NMOS晶体管NM3的漏极、PMOS晶体管PM6的漏极和NMOS晶体管NM5的漏极相连后，形成本级单脉冲生成电路的输出信号PG_OUT的输出端。

6.根据权利要求1所述的CMOS全数字BPSK调制脉冲无线电超宽带发射机，其特征在于：所述脉冲序列产生模块和天线之间串接有一缓冲电路。