CN204465514U - 一种串化-解串电路 - Google Patents

Abstract

本申请提供了一种串化-解串电路，包括：发送端和接收端；所述发送端的输出端通过高速串行通道与所述接收端的输入端相连接；所述发送端包括并串行转换器和第一时钟信号发生器；所述接收端包括串并行转换器、数据缓冲电路和第二时钟信号发生器，所述串并行转换器的输出端与所述数据缓冲电路的输入端相连接；所述串并行数据转换器包括时钟和数据恢复电路，能够降低传输过程中数据的误码率。

Description

一种串化-解串电路

技术领域

本申请涉及串化-解串领域，特别涉及一种串化-解串电路。

背景技术

随着技术的发展，人们对信号传输过程中数据误码率的要求越来越高。

现有的并串行转换电路的主要问题是抖动，从预期到实际信号的转换存在时间偏差；并串行转换电路发送端的锁相环产生的快速时钟信号也会定时抖动，这个时钟信号驱动并串行转换器的序列化电路时，抖动被传递到该串行数据，如此一来，更多的抖动被添加到该串行数据。高速串行数据传输中抖动的峰-峰值必然会影响误码率，在接收端电路数据恢复模块中不正确的跟踪抖动会导致一些错误。

因此，如何降低传输过程中数据的误码率是本领域技术人员目前需要解决的技术问题。

实用新型内容

本申请所要解决的技术问题是提供一种串化-解串电路，解决了现有技术中传输过程中数据的误码率比较高的问题。

其具体方案如下：

一种串化-解串电路，包括：

发送端和接收端；

所述发送端的输出端通过高速串行通道与所述接收端的输入端相连接；

所述发送端包括并串行转换器和第一时钟信号发生器；

所述接收端包括串并行转换器、数据缓冲电路和第二时钟信号发生器，所述串并行转换器的输出端与所述数据缓冲电路的输入端相连接；

所述串并行数据转换器包括时钟和数据恢复电路和串行数据电路，所述时钟和数据恢复电路的输出端与所述串行数据电路的输入端相连接。

上述的串化-解串电路，优选的，所述第一时钟信号发生器采用锁相环电路。

上述的串化-解串电路，优选的，所述第二时钟信号发生器采用延迟锁相环。

上述的串化-解串电路，优选的，所述延迟锁相环采用压控延迟线。

上述的串化-解串电路，优选的，所述并串行转换器包括：

第一内置自测试发生器、多路复用器和线路驱动器；

所述内置自测试发生器的输出端与所述多路复用器的输入端相连接；

所述多路复用器的输出端与所述线路驱动器相连接。

上述的串化-解串电路，优选的，所述串并行转换器还包括：

输入监控电路、校准电路、多路分解器和第二内置自测试发生器；

所述输入监控电路的输入端经衰减器与所述线路驱动器的输出端相连接；

所述多路分解器的输出端与所述校准电路的输入端相连接，所述校准电路的输出端分别与所述第二内置自测试发生器的输入端和所述多路复用器的输入端相连接。

上述的串化-解串电路，优选的，所述多路复用器为10：1的多路复用器。

上述的串化-解串电路，优选的，所述多路解复用器为10:1的多路解复用器。

本申请提供的一种串化-解串电路，包括：发送端和接收端；所述发送端的输出端通过高速串行通道与所述接收端的输入端相连接；所述发送端包括并串行转换器和第一时钟信号发生器；所述接收端包括串并行转换器、数据缓冲电路和第二时钟信号发生器，所述串并行转换器的输出端与所述数据缓冲电路的输入端相连接；所述串并行数据转换器包括时钟和数据恢复电路，能够降低传输过程中数据的误码率。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请的一种串化-解串电路实施例的结构示意图；

图2是本申请的并串转换器和串并转换器的结构示意图。

具体实施方式

本实用新型的核心是提供一种串化-解串电路，解决了现有技术中传输过程中数据的误码率比较高的问题。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

串化-解串器出现误码的原因是锁相环电路产生的高速时钟有信号抖动，改善信号抖动可以降低在并串行转换器输出装置所接收到的数据错误率；在发送端，使用监控电路跟踪锁相环回路的带宽和调谐，相应地降低时钟抖动；在接收端，抖动的产生是由传入的串行数据带来的，通过对数据恢复电路恢复时钟重新定时串行数据，无论是时钟还是数据出现延迟，都会产生误码率，因此，一个好的降低误码率的机制应该减少时钟和数据信号之间的时间抖动。

参考图1，示出了本申请一种串化-解串电路实施例的结构示意图，可以包括：

发送端和接收端，所述发送端的输出端通过高速串行通道103与所述接收端的输入端相连接；所述发送端包括并串行转换器101和第一时钟信号发生器102。

所述并串行转换器101将并行数据转换成串行数据流。在数据流中嵌入时钟信号解决了并行总线上遇到的定时偏移的问题，由于在串行总线没有单独的时钟信号，时钟和数据不再存在之间的时间偏差。另外，发送端使用锁相环电路产生时钟信号，锁相环的信号抖动会引起数据错误，将所述锁相环的反馈信号倒置与参考信号具有相反的极性，达到见降低时钟信号抖动的目的。

所述接收端包括串并行转换器104、数据缓冲电路107和第二时钟信号发生器108，所述串并行转换器104的输出端与所述数据缓冲电路107的输入端相连接。

所述串并行数据转换器104包括时钟和数据恢复电路105和串行数据电路106，所述时钟和数据恢复电路105的输出端与所述串行数据电路106的输入端相连接。

所述时钟和数据恢复电路105作用于接收到的串行数据流，从串行数据流中提取正确的定位时钟，然后送入时钟对齐数据缓冲电路107，时钟对齐数据缓冲电路107将数据信号被解序列化下降到一个较低的速度，通过并行数据接口输出，数据恢复的精度取决于时钟脉冲的精度。接收端使用时钟和数据恢复电路105，重新对信号进行定时，跟踪此定时抖动并过滤掉高频抖动。

本申请中，发送端是一个并串行转换电路，实现数据的串化，接收端是一个串并行转换电路，实现数据的恢复；在串化和解串电路中嵌入时钟和时钟数据恢复电路，以创建一个高速串行路径。

本申请中，所述第一时钟信号发生器102采用锁相环电路，所述第二时钟信号发生器108采用延迟锁相环，所述延迟锁相环采用压控延迟线。

本申请中发送端并串行转换器的时钟信号由锁相环驱动，发送端有多个并串行转换器，这一组转换器公用一个锁相环驱动电路；在接收端由延迟锁相环产生时钟信号，该延迟锁相环采用压控延迟线来改变本地时钟信号的频率，锁定输入数据信号。

发送端锁相环电路产生1GHz的快速时钟，并串行转换器将8位并行数据转换成串行数据流，所述锁相环由一个异或门相位检测器和一个三阶的环形振荡器；接收端一个时钟数据恢复电路和一个串并行转换器将1组串行数据流转换成8位并行数据，所述时钟数据恢复电路使用一个具有1GHz截止频率的低通滤波器和与所述锁相环相似的触发器，重新定时以恢复数据。

参考图2，示出了本申请中并串行转换器和串并行转换器的结构示意图，发送端并行数据使用8b/10b的编码方式编码成串行数据，可以保证传输的数据串在接收端能够被正确复原；发送端并行数据分为两组，下组5bits数据被转换成6-bit串行数据流，上组3bits数据被转换成4-bit串行数据流，这些数据连接形成10-bit码字数据流。

所述并串行转换器包括：

第一内置自测试发生器201、多路复用器204、输入锁存器202和线路驱动器205；

所述第一自测试发生器201为内置自测试发生器的输出端和所述输入锁存器202的输出端分别与所述多路复用器204的输入端相连接；所述多路复用器204的输出端与所述线路驱动器205相连接。

所述输入锁存器202由发送端时钟信号发生器203驱动，实现所述输入锁存器202和所述内置自测试发生器201的信号同步，防止数据抖动。

所述内置自测试发生器201，用于产生不同的测试模式来执行系统的诊断测试；所述10：1的多路复用器204将10位并行数据转换为串行数据，由来自模拟锁相环的一个高速时钟信号驱动；所述模拟锁相环采用晶体振荡器的低频时钟信号作为参考输入，产生的时钟信号抖动必须非常低；产生的串行数据使用所述线路驱动器传输。

所述串并行转换器还包括：

输入监控电路2011、校准电路209、多路分解器、输出锁存器207和第二自测试发生器2012，所述第二自测试发生器2012为内置自测试发生器；所述输入监控电路2011的输入端经衰减器206与所述线路驱动器205的输出端相连接。

所述多路分解器的输出端与所述校准电路209的输入端相连接，所述校准电路209的输出端分别与所述第二自测试发生器2011的输入端、所述输出锁存器207的输入端和所述多路复用器204的输入端相连接。

接收端时钟信号发生器208驱动时钟和数据恢复电路2010；所述时钟和数据恢复电路2010的输入端经衰减器206与所述线路驱动电路205的输出端相连接。

所述输入监控电路2011对输入的差分电压是否大于175mv进行监测，根据串行总线规则，接收部分的差分信号应不小于65mv；所述时钟和数据恢复电路2010将接收到的数据重新定时，数据恢复电路必须有一个足够宽的带宽，以跟踪此定时抖动并过滤掉高频抖动；数据被重新定时后，串行数据使用高速恢复时钟锁存在多路分解器中，多路分解器使用低频时钟，具有与高速恢复时钟恒定的相位关系，以提供并行数据。校准电路209用来调整8b/10b编码的数据字节边界，在编码过程中原来串行的数据会附加特殊的启动和停止位，校准电路209将查找这些特殊字符，将这些特殊字符与并行数据对齐，并将其传输到集成电路。

所述多路复用器为10：1的多路复用器，所述多路解复用器为10:1的多路解复用器。

本申请提供的一种串化-解串电路，包括：发送端和接收端；所述发送端的输出端通过高速串行通道与所述接收端的输入端相连接；所述发送端包括并串行转换器和第一时钟信号发生器；所述接收端包括串并行转换器、数据缓冲电路和第二时钟信号发生器，所述串并行转换器的输出端与所述数据缓冲电路的输入端相连接；所述串并行数据转换器包括时钟和数据恢复电路，能够降低传输过程中数据的误码率。

综上所述，本申请提供的一种串化-解串电路，在一个类似的系统环境中串行总线通常比并行总线工作在更高的数据速率。

使用8b/10b编码方案，可以保证传输的数据串在接收端能够被正确复原，除此之外，还可以帮助接收端进行还原的工作，并且可以在早期发现数据位的传输错误，抑制错误继续发生。

通过在发送端的输入和接收端的数据恢复电路添加锁相环电路，可以很好地改善电路的抖动。

锁相环电路和数据恢复电路的内部循环不需要修改,以减少抖动。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请所提供的一种串化-解串电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (8)

1.一种串化-解串电路，其特征在于，包括：

发送端和接收端；

所述发送端的输出端通过高速串行通道与所述接收端的输入端相连接；

所述发送端包括并串行转换器和第一时钟信号发生器；

所述接收端包括串并行转换器、数据缓冲电路和第二时钟信号发生器，所述串并行转换器的输出端与所述数据缓冲电路的输入端相连接；

所述串并行数据转换器包括时钟和数据恢复电路和串行数据电路，所述时钟和数据恢复电路的输出端与所述串行数据电路的输入端相连接。

2.根据权利要求1所述的串化-解串电路，其特征在于，所述第一时钟信号发生器采用锁相环电路。

3.根据权利要求1所述的串化-解串电路，其特征在于，所述第二时钟信号发生器采用延迟锁相环。

4.根据权利要求3所述的串化-解串电路，其特征在于，所述延迟锁相环采用压控延迟线。

5.根据权利要求1所述的串化-解串电路，其特征在于，所述并串行转换器包括：

第一内置自测试发生器、多路复用器和线路驱动器；

所述内置自测试发生器的输出端与所述多路复用器的输入端相连接；

所述多路复用器的输出端与所述线路驱动器相连接。

6.根据权利要求5所述的串化-解串电路，其特征在于，所述串并行转换器还包括：

输入监控电路、校准电路、多路分解器和第二内置自测试发生器；

所述输入监控电路的输入端经衰减器与所述线路驱动器的输出端相连接；

所述多路分解器的输出端与所述校准电路的输入端相连接，所述校准电路的输出端分别与所述第二内置自测试发生器的输入端和所述多路复用器的输入端相连接。

7.根据权利要求5所述的串化-解串电路，其特征在于，所述多路复用器为10：1的多路复用器。

8.根据权利要求6所述的串化-解串电路，其特征在于，所述多路解复用器为10:1的多路解复用器。