CN204068934U - 基于vhf频段的单片集成频率合成器 - Google Patents

Abstract

本实用新型为一种基于VHF频段的单片集成频率合成器，包含有：输入接口及电源滤波电路1，FPGA时序控制电路2，PLL锁相环电路3，晶振及放大滤波电路4，缓冲放大电路及输出接口5，共5个部分相结合构成一个整体。采用单片集成PLL+VCO电路构成频率合成器模块，设计该芯片工作于小数分频模式，采用VCO自动校准频率模式，使得频率可以迅速切换获得，在工作频带近3个倍频程内实现了良好的功率平坦性；采用PLL芯片电路，较之DDS直接频率合成，得到的频谱杂散相噪更小；较之分立元件构成VCO电路，其温度特性更好，失锁跳周概率更低；采用单片集成PLL+VCO芯片，其调试难度大幅度降低、体积更小，可靠性能得到大幅度改善。

Description

基于VHF频段的单片集成频率合成器

技术领域

本实用新型涉及一种频率合成器，特别是一种基于VHF频段的单片集成频率合成器。

背景技术

随着无线通信技术近年来的飞速发展，无线通信设备正朝着性能更加优越，功能更加多样化，体积更加小型化，成本低廉化的方向不断进步，同时对其可靠性的要求也越来越高，而设备中的频率合成器优劣，直接影响着整个通信设备的关键性能指标、可靠性以及电磁兼容能力，所以频率合成器在无线通信设备中的地位是不容忽视的。

以往的基于VHF频段的频率合成器电路复杂繁多、体积庞大、成本高、杂散相噪大、调试难度高、可靠性低，很易造成通信电台故障；如何实现小型化、低成本、高性能要求，实现可靠有效通信，成为业内人士亟待解决的一个重要课题。

实用新型内容

本实用新型的目的就是为了克服上述已有技术的不足，提供一种设计合理，结构简单的基于VHF频段的单片集成频率合成器。

为了达到上述目的，本实用新型采用的技术方案是：

一种基于VHF频段的单片集成频率合成器，包含有：输入接口及电源滤波电路1， FPGA时序控制电路2，PLL锁相环电路3，晶振及放大滤波电路4，缓冲放大电路及输出接口5，共5个部分相结合构成一个整体，其中：

所述PLL锁相环电路3，又包括锁相集成芯片电路31和环路滤波器电路32；用于鉴相器接收FPGA时序控制电路送过来的PLL控制码，进行鉴频/鉴相，达到快速锁定、频率切换、锁定检测和功率输出，合成所需的频率；

所述FPGA时序控制电路2，又包括FPGA芯片电路21和EEPROM芯片电路22；用于处理外部借口的频率字信息，生成锁相集成芯片的控制码，控制锁相集成芯片的各种工作状态，向外部借口提供锁定检测状态；

所述晶振及放大滤波电路4，又包含温补晶振输出放大电路41和五阶椭圆低通滤波器42；用于得到稳定功率的时钟信号，给FPGA芯片提供主时钟，同时用于给锁相集成芯片提供鉴相参考时钟；

所述输入接口及电源滤波电路1，又包括输入接口11和电源滤波电路12；用于频率字信号的输入输出，电源滤波处理和给各个单元提供+1.5V、+3.3V和+5V电源电压；

所述缓冲放大电路及输出接口5，又包含缓冲放大电路51和输出接口52。用于本振信号经过缓冲放大，输出匹配送至射频输出接口输出。

本实用新型基本设计思想包括四个方面：芯片控制设计、PLL锁相环电路设计、温补晶振及放大滤波电路设计、缓冲放大电路设计。

1、芯片控制设计：由于采用一款宽带锁相环芯片HMC832LP6G，其内部集成了鉴相器和VCO。对于该数据写入控制要求CMOS电平，采用的是SPI总线的形式，外部控制信号通过SCK、SDI和SEN管脚以SPI总线的形式写进芯片内部的寄存器。采用FPGA芯片A3P125可根据控制时序控制该芯片工作。由于频率需要快速切换，将HMC832LP6G所需的频率控制码预先保存在EEPROM中，由FPGA读取后送出给芯片控制。EEPROM芯片采用AT24C-256B；

2、PLL锁相环电路设计：通过改变芯片内部寄存器数据，实现频率快速切换，达到跳频目的。当频率出现失锁时，由芯片返回低电平信号，无需搭载外围电路检测。设定滤波器为无源四阶低通滤波器，电路两端分别接在芯片的CP管脚和VTUNE管脚。设计该芯片工作于小数分频模式，且在该模式下采用VCO自动校准频率模式，使得在跳频等特定条件下频率可以迅速切换获得；

3、晶振及放大滤波电路设计：温补晶振采用输出信号进过单二极管负反馈反向放大信号，并经过五阶椭圆低通滤波器滤除去谐波及杂波，得到稳定的基准信号进入FPGA芯片A3P060作为主时钟信号，进入锁相集成芯片HMC830LP6GE作为参考时钟；

4、缓冲放大电路设计：由于芯片输出典型输出功率为7dBm，并且可以以3dB为步进调节。输出通过接电阻衰减网络匹配后，选用SGA2486将本振放大，最后通过匹配输出。

本实用新型的工作过程是：温补晶振放大和滤波输出给FPGA芯片和集成芯片HMC830LP6G作主时钟和参考时钟用，外部的频率信号通过输入接口送入FPGA进行分析，FPGA根据频率字信息读取EEPROM中对应的频率控制码，送出4个时序控制信号控制HMC830LP6GE进行锁相、频率切换、功率输出等工作方式，得到本振信号经过缓冲放大，输出匹配送至射频输出接口输出。

总之，本实用新型采用单片集成锁相芯片构成频率合成器，在工作频带近3个倍频程内实现了良好的功率平坦性；采用PLL+VCO集成芯片电路，较之DDS芯片直接频率合成，得到的频谱杂散相噪更小；较之分立元件构成VCO电路，其温度特性更好，失锁跳周概率更低；采用单片集成PLL+VCO芯片，其调试难度大幅度降低、体积更小，可靠性能得到大幅度改善。

附图说明

图1本实用新型电原理图；

图2本实用新型整体结构示意图。

图中符号说明：

1是输入接口及电源滤波电路；

2是FPGA时序控制电路；

3是PLL锁相环电路；

4是晶振及放大滤波电路；

5是缓冲放大电路及输出接口；

11是输入接口；

12是电源滤波电路；

21是FPGA芯片电路；

22是EEPROM芯片电路；

31是锁相集成芯片电路；

32是环路滤波器电路；

41是晶振及放大电路；

42是五阶低通滤波器电路；

51是缓冲放大电路；

52是输出接口。

具体实施方式

请参阅图1和图2所示，为本实用新型具体实施例。

结合图1和图2可见：本实用新型包括有输入接口及电源滤波电路1，FPGA控制电路2，锁相集成芯片电路及环路滤波器电路3，晶振及放大滤波电路4，缓冲放大电路及输出接口5，共五个部分相结合构成一个整体，其中：

a. 所述PLL锁相环电路3，又包括锁相集成芯片电路31和环路滤波器电路32；且锁相集成芯片电路31中锁相集成芯片U3的第15脚与匹配电阻R11一端和匹配电容C7输出端相交于A点；锁相集成芯片U3的第4脚与环路滤波器电路32中的电容C8、电阻R4和R5的一端相交于B点；锁相集成芯片U3的第23脚与环路滤波器电路32中的电阻R6和电容C11的输入端相交于D点，锁相集成芯片U3的第29脚与匹配电容C12的输入端相连，锁相集成芯片U3第30至33脚依次分别于FPGA时序控制电路2中U1的第30脚、第29脚、第28脚和第32脚相连接，匹配电容C12的输出端与缓冲放大电路及输出接口5中电阻R7和R8的输入端相交于Q点； 

b. 所述FPGA时序控制电路2，又包括FPGA芯片电路21和EEPROM芯片电路22；且包括FPGA芯片电路21中U1的第34脚、第35脚依次分别与EEPROM芯片电路22中U2的第5脚、第6脚相连接，U1的第34脚、35脚依次分别与U2的第5脚、第6脚相连接，U1的第6脚、第7脚、第8脚、第99脚依次分别与输入接口及电源滤波电路1中输入接口J1的第12脚、第5脚、第3脚和第8脚相连，U1的第11脚与电容C15的输入端相连，电容C15的输出端与晶振及放大滤波电路4中的电感L3输出端和电容C6输出端相交于H点。

所述晶振及放大滤波电路4，又包含温补晶振输出放大电路41，五阶椭圆低通滤波器42；且温补晶振输出放大电路41中温补晶振U4的第2脚通过滤波电感L4连接到+VCC供电，温补晶振U4的第1脚和第3脚接地，温补晶振U4第4脚与匹配电容C1输入端相连；匹配电容C1输出端同时与偏置电阻R1和R2一端、三极管V1的第1脚相交于E点，反馈电阻R3和电容C2同时连接于V1的第2脚，滤波电感L1和匹配电容C3同时连接于V1的第3脚；匹配电容C3的输出端与五阶椭圆低通滤波器42中的电容C4和电感L2相交于F点。

所述输入接口及电源滤波电路1，又包括有输入接口11，电源滤波电路12；且输入接口J1的第6脚、第15脚和第13脚依次分别于电源滤波电路12中的第1脚、第2脚、第3脚相连。

所述缓冲放大电路及输出接口5，又包含缓冲放大电路51和输出接口52；且缓冲放大电路51中U5的第1脚与匹配电容C13输出端相连，U5的第3脚与匹配电容C14的输入端相连，U5的第4脚与偏置电阻R10的输出端相连，偏置电阻R10又通过滤波电感L4连接到+VCC，匹配电容C13的输入端与电阻R8、R9相交于J点，匹配电容C14的输出端与输出接口52中的J2相连。

值得说明的是，本实用新型中主要器件型号依次为：FPGA时序控制电路中U1使用A3P060芯片，U2使用AT24C-256B芯片；PLL锁相环电路中U3使用HMC830LP6GE芯片；晶振及放大滤波电路中U4使用VC-TCXO-6.4MHz温补晶振；缓冲放大电路及输出接口中U5使用SGA4586芯片；其余为工业级器件和精加工的自制结构件。

以上实施例，仅为本实用新型的的较佳实施而已，用以说明本实用新型的技术特征和可实施性；同时以上描述，对于熟知本技术领域的专业人士应可明了并加以实施，因此，其它在未脱离本实用新型所揭示的前提下所完成的等效的改变或修饰，均应包含在本实用新型的权利要求范围之内中。

Claims (4)

1.一种基于VHF频段的单片集成频率合成器，包含有：输入接口及电源滤波电路（1），FPGA时序控制电路（2），PLL锁相环电路（3），晶振及放大滤波电路（4），缓冲放大电路及输出接口（5），共5个部分相结合构成一个整体，其特征是：

a. 所述PLL锁相环电路（3），又包括锁相集成芯片电路（31）和环路滤波器电路（32）；且锁相集成芯片电路（31）中锁相集成芯片U3的第15脚与匹配电阻R11一端和匹配电容C7输出端相交于A点；锁相集成芯片U3的第4脚与环路滤波器电路（32）中的电容C8、电阻R4和R5的一端相交于B点；锁相集成芯片U3的第23脚与环路滤波器电路（32）中的电阻R6和电容C11的输入端相交于D点，锁相集成芯片U3的第29脚与匹配电容C12的输入端相连，锁相集成芯片U3第30至33脚依次分别于FPGA时序控制电路（2）中U1的第30脚、第29脚、第28脚和第32脚相连接，匹配电容C12的输出端与缓冲放大电路及输出接口（5）中电阻R7和R8的输入端相交于Q点；用于鉴相器接收FPGA时序控制电路送过来的PLL控制码，进行鉴频/鉴相，达到快速锁定、频率切换、锁定检测和功率输出，合成所需的频率；

b. 所述FPGA时序控制电路（2），又包括FPGA芯片电路（21）和EEPROM芯片电路（22）；且包括FPGA芯片电路（21）中U1的第34脚、第35脚依次分别与EEPROM芯片电路（22）中U2的第5脚、第6脚相连接，U1的第34脚、35脚依次分别与U2的第5脚、第6脚相连接，U1的第6脚、第7脚、第8脚、第99脚依次分别与输入接口及电源滤波电路（1）中输入接口J1的第12脚、第5脚、第3脚和第8脚相连，U1的第11脚与电容C15的输入端相连，电容C15的输出端与晶振及放大滤波电路（4）中的电感L3输出端和电容C6输出端相交于H点；用于处理外部借口的频率字信息，生成锁相集成芯片的控制码，控制锁相集成芯片的各种工作状态，向外部借口提供锁定检测状态。

2.如权利要求1所述的基于VHF频段的单片集成频率合成器，其特征是：

所述晶振及放大滤波电路（4），又包含温补晶振输出放大电路（41），五阶椭圆低通滤波器（42）；且温补晶振输出放大电路（41）中温补晶振U4的第2脚通过滤波电感L4连接到+VCC供电，温补晶振U4的第1脚和第3脚接地，温补晶振U4第4脚与匹配电容C1输入端相连；匹配电容C1输出端同时与偏置电阻R1和R2一端、三极管V1的第1脚相交于E点，反馈电阻R3和电容C2同时连接于V1的第2脚，滤波电感L1和匹配电容C3同时连接于V1的第3脚；匹配电容C3的输出端与五阶椭圆低通滤波器（42）中的电容C4和电感L2相交于F点；用于得到稳定功率的时钟信号，给FPGA芯片提供主时钟，同时用于给锁相集成芯片提供鉴相参考时钟。

3.如权利要求1所述的基于VHF频段的单片集成频率合成器，其特征是：

所述输入接口及电源滤波电路（1），又包括有输入接口（11），电源滤波电路（12）；且输入接口J1的第6脚、第15脚和第13脚依次分别于电源滤波电路（12）中的第1脚、第2脚、第3脚相连；用于频率字信号的输入输出，电源滤波处理和给各个单元提供+1.5V、+3.3V和+5V电源电压。

4.如权利要求1所述的基于VHF频段的单片集成频率合成器，其特征是：

所述缓冲放大电路及输出接口（5），又包含缓冲放大电路（51）和输出接口（52）；且缓冲放大电路（51）中U5的第1脚与匹配电容C13输出端相连，U5的第3脚与匹配电容C14的输入端相连，U5的第4脚与偏置电阻R10的输出端相连，偏置电阻R10又通过滤波电感L4连接到+VCC，匹配电容C13的输入端与电阻R8、R9相交于J点，匹配电容C14的输出端与输出接口（52）中的J2相连；用于本振信号经过缓冲放大，输出匹配送至射频输出接口输出。