CN203941540U - 一种clf芯片接口电路 - Google Patents

Abstract

本实用新型公开了一种CLF芯片接口电路，包括输入整形模块，输出负载调制模块，电流采样模块和输出整形模块；所述输入整形模块的输入端用于连接CLF芯片输出的电压调制信号，所述输出负载调制模块的输入端与所述输入整形模块的输出端连接，所述输出负载调制模块的输出端用于与UICC芯片的C6引脚连接；所述电流采样模块的输入端与UICC芯片的C6引脚相连；所述输出整形模块的输入端连接至所述电流采样模块的输出端，所述输出整形模块的输出端用于输出电流调制信号给CLF芯片。本实用新型能够通过电流采样技术实现CLF芯片接口电路的功能，正确的发送给SWP协议中UICC芯片电压信号S1，同时也能正确接收UICC芯片电流信号S2，从而实现全双工通信。

Description

一种CLF芯片接口电路

技术领域

本实用新型属于CLF芯片领域，更具体地，涉及一种NFC系统中实现基于SWP协议的CLF芯片与NFC SIM卡芯片之间通信的接口电路。

背景技术

NFC(Near Field Communication)是一种用于电子设备间近距离无线通信的新兴技术，需要将CLF芯片与SIM卡芯片进行连接。SIM卡的8个引脚中，有5个是日常与手机通信的常规引脚，剩下的三个引脚中，C4与C8被国际标准组织扩展为新一代SIM卡的高速接口。因而C6引脚被用来连接CLF芯片与SIM卡芯片，通过SWP(Single Wire Protocol)协议来实现它们之间连接。

SWP协议是Gemalto公司提出的基于SIM卡C6引脚的专利，CLF与UICC芯片的之间通过三根线连接：Vcc(C1端口)、SWIO(C6端口)、Gnd(C5端口)，其中SWIO信号线采用电压和电流的传输来实现CLF模块和SIM卡芯片的全双工通信，如图1所示。

如图2所示为SWP协议中定义信号传输的示意图，其中定义了S1和S2两个方向的信号，SWP单线协议的原理是基于全双工通信传输，S1定义为电压调制信号，S2为电流调制信号。

当CLF的S1信号为L时，S2信号是无效的；只有当CLF的S1信号为H时，S2信号才有效，这时SIM卡通过高电流(H)或者低电流(L)状态代表传输的S2信号的高低电平如图3所示。

CLF芯片接口电路已采用的技术有差分电路放大技术和基准比较技术，但由于差分电路放大技术需要设计复杂的放大器，基准比较技术需要设计基准电路和比较电路，增加了电路设计复杂度和功耗。

实用新型内容

针对现有技术的缺陷，本实用新型的目的在于基于电流采样技术实现CLF芯片接口电路，降低了电路复杂度，同时也减少了面积和功耗。

本实用新型提供了一种CLF芯片接口电路，包括输入整形模块，输出负载调制模块，电流采样模块和输出整形模块；所述输入整形模块的输入端用于连接CLF芯片输出的电压调制信号，所述输出负载调制模块的输入端与所述输入整形模块的输出端连接，所述输出负载调制模块的输出端用于与UICC芯片的C6引脚连接；所述电流采样模块的输入端与UICC芯片的C6引脚相连；所述输出整形模块的输入端连接至所述电流采样模块的输出端，所述输出整形模块的输出端用于输出电流调制信号给CLF芯片。

其中，所述负载调制模块包括反相器I3、PMOS管MP1和NMOS管MN1；所述MP1的源极连接电源VCC，所述MP1的栅极与所述MN1的栅极连接后与所述反相器I3的输出端连接；所述MN1的源极接地，所述MN1的漏极与所述MP1的漏极连接后作为所述负载调制模块的输出端；所述反相器I3的输入端作为所述负载调制模块的输入端。

其中，电流采样模块包括开关管、比例管、放大器和采样输出电路；所述开关管的第一端连接UICC芯片的C6引脚，所述开关管的第二端连接Y点，所述开关管的控制端连接点；所述比例管连接所述放大器的X点和Y点；所述采样输出电路连接所述放大器的X点和Y点；其中X点为放大器的第一输入端、Y点为放大器的第二输入端、点为负载调制模块中反相器I3的输出端。

其中，所述开关管为PMOS管MP2，所述MP2的源极作为所述开关管的第一端，所述MP2的漏极作为所述开关管的第二端，所述MP2的栅极作为所述开关管的控制端。

其中，所述比例管包括PMOS管MP3和PMOS管MP4；所述MP3的源极与所述MP4的源极均连接电源VCC，所述MP3的栅极连接至Q点，所述MP3的漏极连接Y点，所述MP4的栅极接地，所述MP4的漏极连接X点；其中Q点为所述输入整形模块的输出端。

其中，所述MP1、MP3和MP4的宽长比为M：1∶1；其中(W/L)₁、(W/L)₃、(W/L)₄分别为MP1、MP3、MP4宽长比，M取值为大于1的整数。

其中，所述放大器包括PMOS管MP5、PMOS管MP6、NMOS管MN2和NMOS管MN3；所述MP5的源极连接至Y点，所述MP5的漏极与所述MN2的漏极连接，所述MN2的源极接地；所述MP6的源极连接至X点，所述MP6的漏极连接至所述MN3的漏极，所述MP6的漏极还与其栅极连接；所述MN3的源极接地；所述MP6的栅极与所述MP5的栅极连接，所述MN2的栅极与所述MN3的栅极连接。

其中，所述采样输出电路包括PMOS管MP7、PMOS管MP8和电阻R；所述MP7的源极连接至X点，所述MP7的栅极连接至所述MP5与所述MN2的连接端；所述MP7的漏极通过所述电阻R接地；所述MP8的栅极连接至所述MP6的漏极，所述MP8的源极连接至Y点，所述MP8的漏极连接至MP7的漏极后作为采样输出电路的输出端。

本实用新型能够通过电流采样技术实现CLF芯片接口电路的功能，正确的发送给SWP协议中UICC芯片电压信号S1，同时也能正确接收UICC芯片电流信号S2，从而实现全双工通信；电路结构简单，功耗低。

附图说明

图1是SWP协议中基于C6引脚的CLF-UICC连接方案示意图；

图2是SWP协议中定义信号传输的示意图；

图3是SWP协议中S1、S2信号的时序图；

图4是本实用新型的基于电流采样结构的电路模块连接示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型解决的问题是设计了一种CLF芯片接口电路，正确的发送给SWP协议中UICC芯片电压信号S1，同时也能正确接收UICC芯片电流信号S2，从而实现全双工通信。

为解决上述技术问题，本实用新型的CLF芯片接口电路，如图4所示，包括：输入整形模块1与CLF芯片输出端相连，由反相器I1和反相器I2级联组成；输出负载调制模块2连接在输入整形模块1和UICC芯片C6之间，由反相器I3、PMOS管MP1和NMOS管MN1组成，其中MP1、MP2栅极与点相连，MP1源极和漏极分别与电源VCC和C6相连，MP2源极和漏极分别与地和C6相连；电流采样模块3与UICC芯片C6相连；输出整形模块4连接在电流采样模块3和CLF芯片输入端之间，由反相器I4和反相器I5级联组成。

电流采样模块中，通过电流镜像成比例采样MP1漏电流，PMOS管MP1、MP3、MP4尺寸比例为M：1∶1，减少了晶体管和电阻的使用，降低了功耗。其中MP3栅极与Q点相连，MP3源极和漏极分别与电源VCC和Y点相连；MP4栅极与地相连，MP4源极和漏极分别与电源VCC和X点相连；PMOS管MP2作为开关管使用，MP2栅极与点相连，MP2源极和漏极分别与C6口和Y点相连；PMOS管MP5、MP6和NMOS管MN2、MN3组成放大器，MP5栅极与MP6栅极相连，MP5源极和漏极分别与Y点和MN2漏极相连，MP6源极和漏极分别与X点和MP6栅极相连；MN2栅极与MN3栅极相连，MN2源极和漏极分别与地和MP5漏极相连，MN3源极和漏极分别与地和MP6漏极相连；采样输出电路由PMOS管MP7和电阻R组成，MP7栅极与MP5漏极相连，MP7源极与漏极分别与X点和R电阻相连；电阻R一端与MP7漏极相连，另一端与地相连。

PMOS管MP8额外提供了一条补偿支路，从而提高了整个的电流采样精度，MP8栅极与PMOS管MP6漏极相连，MP8的源极与漏极分别于Y点和电阻R相连。

如图4所示，1为输入整形模块，由反相器I1和反相器I2级联组成。CLF芯片输出电压信号S1经过1输入整形，输出电压信号Q，Q电平状态与S1信号同相。2为负载调制模块，由反相器I3、PMOS管MP1和NMOS管MN1组成。I3输出电压信号，电平状态与Q反相。当Q为高电平时，为低电平，MP1导通，电流信号S2流通至UICC芯片，其中S2高电流状态定义为600μA～1000μA，低电流状态定义为0～20μA；当Q为低电平时，为高电平，MP1不导通，S2信号无效。

电流采样技术是一种常用的检测电流信号的方法，在众多的电流采样技术中，电流镜像技术是一种低功耗高精度的电流采样方法。3为电流采样模块，是本实用新型核心电路，由开关管31、比例管32、放大器33和采样输出电路34组成。开关管31可以由PMOS管MP2构成。比例管32可以由PMOS管MP3、MP4组成，为了成比例采样MP1漏电流，MP1、MP3和MP4的宽长比设为M：1∶1。放大器33可以由PMOS管MP5、MP6和NMOS管MN2、MN3组成，并且输入端Y点和X点分别与MP3和MP4的漏端相连。采样输出电路34可以由PMOS管MP7、MP8和电阻R组成。

上述模块中开关管31可以由具有控制导通功能的NMOS管来实现；放大器33可以由具有双端输入的其它放大器结构来实现。

电路的工作过程为：当S1(Q)为高电平时，MP3不导通，MP2导通，MP1与MP4组成电流镜电路，放大器33保证X点与Y点电压相等，从而使MP1和MP4漏端电压相等，实现两管相匹配，那么电流比例可以精确为其中I_MP1、I_MP4分别为MP1、MP4漏电流，(W/L)₁、(W/L)₄分别为MP1、MP4宽长比。这时电路处于采样状态，由于放大器损耗一部分静态电流I_b，MP8额外提供了一条电流补偿支路，由电流关系可以得到的I_sense如式(1)所示；若没有补偿支路，I_sense如式(2)所示，因此MP8补偿结构进一步提高了电流采样的精度。

$I_{\mathrm{sense}}=\frac{I_L}{M}+\frac{I_b}{M}---\left(1\right)$

$I_{\mathrm{sense}}=\frac{I_L}{M}+\frac{I_b}{M}-I_b---\left(2\right)$

其中I_sense为实际采样电流，I_L为被采样电流，I_b为放大器静态电流。MP7、MP8与电阻R组成采样输出电路，其中V_sense＝I_sense·R，V_sense为采样输出电压。当S1(Q)为低电平时，MP3导通，MP2不导通，MP3与MP4组成电流镜电路，迫使Y点与X点也能保持高电平，防止下一个周期S1为高电平时Y点重新建立，提高了整个电路的采样速度。4为输出整形电路，由反相器I4和反相器I5级联组成，将采样的V_sense量化为数字电平S′₂输入到CLF输入端口。

本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种CLF芯片接口电路，其特征在于，包括输入整形模块(1)，输出负载调制模块(2)，电流采样模块(3)和输出整形模块(4)；

所述输入整形模块(1)的输入端连接CLF芯片输出的电压调制信号，所述输出负载调制模块(2)的输入端与所述输入整形模块(1)的输出端连接，所述输出负载调制模块(2)的输出端与UICC芯片的C6引脚连接；所述电流采样模块(3)的输入端与UICC芯片的C6引脚相连；所述输出整形模块(4)的输入端连接至所述电流采样模块(3)的输出端，所述输出整形模块(4)的输出端输出电流调制信号给CLF芯片。

2.如权利要求1所述的接口电路，其特征在于，所述负载调制模块(2)包括反相器I3、PMOS管MP1和NMOS管MN1；

所述MP1的源极连接电源VCC，所述MP1的栅极与所述MN1的栅极连接后与所述反相器I3的输出端连接；所述MN1的源极接地，所述MN1的漏极与所述MP1的漏极连接后作为所述负载调制模块(2)的输出端；所述反相器I3的输入端作为所述负载调制模块(2)的输入端。

3.如权利要求1所述的接口电路，其特征在于，所述电流采样模块(3)包括开关管(31)、比例管(32)、放大器(33)和采样输出电路(34)；

所述开关管(31)的第一端连接UICC芯片的C6引脚，所述开关管(31)的第二端连接Y点，所述开关管(31)的控制端连接点；所述比例管(32)连接所述放大器(33)的X点和Y点；所述采样输出电路(34)连接所述放大器(33)的X点和Y点；

其中X点为放大器(33)的第一输入端、Y点为放大器(33)的第二输入端、点为负载调制模块(2)中反相器I3的输出端。

4.如权利要求3所述的接口电路，其特征在于，所述开关管(31)为PMOS管MP2，所述MP2的源极作为所述开关管(31)的第一端，所述MP2的漏极作为所述开关管(31)的第二端，所述MP2的栅极作为所述开关管(31)的控制端。

5.如权利要求3或4所述的接口电路，其特征在于，所述比例管(32)包括PMOS管MP3和PMOS管MP4；所述MP3的源极与所述MP4的源极均连接电源VCC，所述MP3的栅极连接至Q点，所述MP3的漏极连接Y点，所述MP4的栅极接地，所述MP4的漏极连接X点；其中Q点为所述输入整形模块(1)的输出端。

6.如权利要求5所述的接口电路，其特征在于，所述MP1、MP3和MP4的宽长比设为M：1∶1；其中(W/L)₁、(W/L)₃、(W/L)₄分别为MP1、MP3、MP4宽长比，M取值为大于1的整数。

7.如权利要求4所述的接口电路，其特征在于，所述放大器(33)包括PMOS管MP5、PMOS管MP6、NMOS管MN2和NMOS管MN3；

所述MP5的源极连接至Y点，所述MP5的漏极与所述MN2的漏极连接，所述MN2的源极接地；

所述MP6的源极连接至X点，所述MP6的漏极连接至所述MN3的漏极，所述MP6的漏极还与其栅极连接；所述MN3的源极接地；所述MP6的栅极与所述MP5的栅极连接，所述MN2的栅极与所述MN3的栅极连接。

8.如权利要求7所述的接口电路，其特征在于，所述采样输出电路(34)包括PMOS管MP7、PMOS管MP8和电阻R；

所述MP7的源极连接至X点，所述MP7的栅极连接至所述MP5与所述MN2的连接端；所述MP7的漏极通过所述电阻R接地；所述MP8的栅极连接至所述MP6的漏极，所述MP8的源极连接至Y点，所述MP8的漏极连接至MP7的漏极后作为采样输出电路(34)的输出端。