CN203871335U - 晶圆级半导体器件 - Google Patents

Abstract

本实用新型提供了一种晶圆级半导体器件，包括晶圆级基片；形成于基片表面且并联设置的多个串联组，每一串联组包括串联设置的多个并联组，每一并联组包括并联设置的多个单胞，其中每一单胞均是由直接生长于所述基片表面的半导体层加工形成的独立功能单元；以及，导线，其至少电性连接于每一串联组中的两个选定并联组之间，用以使所有串联组的导通电压基本一致。本实用新型的器件结构简单，且其制程简单便捷、低成本，良品率高，适于规模化制造和应用。

Description

晶圆级半导体器件

技术领域

本实用新型涉及一种半导体器件，特别涉及一种大功率、大面积晶圆级半导体器件，该晶圆级半导体器件系在一片晶圆上所形成的多个单胞串并联连接的器件，其无须切割分离即能使用。 

背景技术

近年来，人们对LED照明的功率提出了越来越高的要求。为获得大功率光源，当前业界通常是将以传统工艺制成的多个小尺寸LED芯片集成组装于一个器件中。而作为其中一种典型的方案，参考CN103137643A、CN103107250A等，\人员通过将多个小尺寸LED芯片通过粘接等方式固定组装在一基底上，并采用一定的电路形式将该多个LED芯片电性连接，从而形成大功率LED器件。藉由此类工艺，诚然可以获得大功率LED器件，但其中必不可少的芯片封装、系统集成及安装工序等操作均非常繁复，因而使得器件的总制造成本急剧提升，限制了大功率LED器件的推广应用。 

增加LED器件芯片的面积是实现大功率LED的最直接也是最易想到的途径，然而现实中却几乎无人按照这种方式去生产大功率LED器件，其原因就在于产品的良率太低。对于半导体器件来讲，芯片的良率与芯片面积有极大的关系，通常可以用公式(1)来表示： 

$P_1={P_2}^{\frac{A1}{A2}}---\left(1\right)$

其中P₁和P₂分别为面积为A₁和A₂的LED芯片的良率，假设面积为1mm²的LED芯片的良率为99％，那么我们可以计算出随着芯片面积的增加器件良率急剧降低。如图1所示，芯片面积增加到500mm²时，其良率已经下降到<1％，而如果芯片面积增加到1000mm²时，良率只有万分之0.34，根本无法用于生产大面积、大 功率的LED器件产品。 

因此，需要精心研究和设计LED芯片的布局和互连，才有望生产大面积、大功率半导体器件芯片，甚至是晶圆级芯片的大功率器件,降低封装和应用成本。 

实用新型内容

鉴于现有技术的不足，本实用新型的目的之一在于提供一种晶圆级半导体器件，其具有制程简单便捷、低成本，且良品率高等特点。 

本实用新型的另一目的在于提供一种制备前述晶圆级半导体器件的工艺。 

为实现前述实用新型目的，本实用新型采用了如下技术方案： 

一种晶圆级半导体器件，包括： 

晶圆级基片； 

形成于基片表面且并联设置的多个串联组，每一串联组包括串联设置的多个并联组，每一并联组包括并联设置的多个单胞，其中每一单胞均是由直接生长于所述基片表面的半导体层加工形成的独立功能单元；以及， 

导线，其至少电性连接于每一串联组中的一个选定并联组与所述半导体器件的一个电极之间和/或两个选定并联组之间，用以使所有串联组的导通电压基本一致。 

前述单胞是指具有独立完整功能的器件单元，并且任意两个单胞的导电半导体层隔离开，使任一单胞电学上独立；通过金属互连，使多个单胞实现电学连接，形成更大的器件，实现更高的器件性能，如：功率增加等。 

作为典型的案例，前述单胞可以为半导体激光器、LED等发光元件、二极管等电子元件。 

进一步的，至少在一串联组中，该两个选定并联组非相邻设置。 

作为典型实施方案之一，形成于基片表面的所有单胞包括多个正常单胞和多个冗余单胞，该多个正常单胞被排布为并联设置的多个多级单元组，任一多级单元组包括串联设置的多个第一并联组，并且任一多级单元组中选定的M个第一并联组还与N个第二并联组串联形成一串联组， 

其中，任一第一并联组包括并联设置的多个正常单胞，任一第二并联组包 括并联设置的多个冗余单胞，M为正整数，N为0或正整数。 

优选的，至少一串联组中还设有至少一匹配电阻。 

作为典型实施方案之一，至少一多级单元组中选定的两个以上第一并联组直接经过导线与至少一第二并联组串联形成串联组。 

进一步的，所述晶圆级半导体器件还可包括与基片密封连接的冷却结构，并且该基片第二表面的选定区域暴露于该冷却结构中的冷却介质流通腔体内，该选定区域至少与分布有该多个单胞的基片第一表面的区域对应。 

进一步的，所述晶圆级半导体器件还可包括与基片密封连接的冷却结构，并且该多个单胞均暴露于该冷却结构中的冷却介质流通腔体内。 

进一步的，所述晶圆级基片的直径在2英寸以上。 

优选的，所述串联组的导通电压为110V、220V或380V。 

进一步的，所述晶圆级半导体器件包括半导体激光器、LED或二极管。 

一种晶圆级半导体器件的制备方法，包括： 

在晶圆级基片表面形成并联设置的多个串联组，其中每一串联组包括串联设置的多个并联组，每一并联组包括并联设置的多个单胞，而每一单胞均是由直接生长于所述基片表面的半导体层加工形成的独立功能单元； 

以及，至少以导线将每一串联组中的一个选定并联组与所述半导体器件的一个电极电连接和/或将每一串联组中的两个选定并联组电连接，从而使所有串联组的导通电压基本一致。 

作为典型实施方案之一，该制备方法可以包括如下步骤： 

(1)提供第一表面生长有半导体层的晶圆级基片； 

(2)将所述半导体层加工形成多个单胞； 

(3)选取该多个单胞中的部分作为正常单胞，其余作为冗余单胞，并且将所有正常单胞分为两个以上多级单元组并联设置，任一多级单元组包括串联设置的两个以上第一并联组，以及， 

将任一多级单元组中选定M个第一并联组与N个第二并联组串联形成一串联组，使该两个以上串联组的导通电压基本一致， 

其中，任一第一并联组包括多个并联设置的正常单胞，任一第二并联组包括并联设置的多个冗余单胞，M为正整数，N为0或正整数。 

进一步的，该方法可以包括：将任一多级单元组中选定的两个以上第一并联组直接经过导线与至少一第二并联组串联形成一串联组。 

优选的，该方法还可以包括：在至少一串联组中设置至少一匹配电阻。 

进一步的，该方法还可以包括：将基片与冷却结构密封连接，并使该基片第二表面的选定区域暴露于该冷却结构中的冷却介质流通腔体内，其中，该选定区域至少与分布有该多个单胞的基片第一表面的区域对应。 

进一步的，该方法还可以包括：将基片与冷却结构密封连接，并使该多个单胞均暴露于该冷却结构中的冷却介质流通腔体内。 

与现有技术相比，本实用新型至少具有如下优点：该晶圆级半导体器件结构简单，制程简单便捷、低成本，良品率高，适于规模化制造和应用。 

附图说明

图1是LED芯片良率与芯片面积的关系曲线图； 

图2是串联LED短路失效级数概率分布图； 

图3是现有集成型大功率LED器件的结构示意图； 

图4a-图4b分别是本实用新型一较佳实施例中晶圆级LED器件的俯视和剖视图； 

图5a是本实用新型一较佳实施例中一种晶圆级LED器件的工作电路图； 

图5b是本实用新型一较佳实施例中另一种晶圆级LED器件的工作电路图； 

图6是本实用新型另一较佳实施例中晶圆级LED器件的工作电路图； 

其中：1-基片，2-单胞、10-转移基板、20-LED芯片、21-衬底、22-磊晶层、23-工作电极、30-粘接层、4-导线、a-第一并联组、a’-第一并联组、b-串联组、b’-串联组、P-阳极(接电源正极)、N-阴极(接电源负极)、R-匹配电阻。 

具体实施方式

以LED器件为例，从原理上进行分析，在LED器件中有两种主要的失效模式，即：短路失效和断路失效。为了获得大面积、大功率LED芯片，可以采用多级串联的方式或多个并联的方式。 

对于串联方式而言，如果出现一级或多级短路失效的情况，其它没有失效的LED还是可以工作，因此，具有抗短路失效的能力。但是，如果有任何一级出现断路失效，那么整个LED将不能工作，因此无法抗断路失效。 

假设在n级串联的LED中，某一级短路的概率为P_s，那么出现k级短路的概率P_sk可以表示如下： 

$P_{\mathrm{sk}}=C_n^k{P}_s^k{(1-P_s)}^{n-k}$

以每级面积为1mm²的LED单胞，串联24级的LED芯片为例，如果某一级短路的概率为P_s＝2％，那么可以计算出k级失效的概率分布，如图2所示。 

从图2中，可以看出短路的级数k集中在5级以下，求和可得5级以下短路总概率达98％以上。从产品的角度来看，即使出现5级短路该串联的LED仍然能够正常工作，与0级短路的LED相比，只是最大功率降低了约20％，效率略有减少，因此降低5级短路器件的品质等级后依然可以投放市场(目前LED产品大多采用类似的产品分级销售的策略)，意味着产品总良率能够达到98％。 

同理，可以分析断路失效概率。仍以24级串联LED为例，若某一级断路失效概率为P_o＝2％，那么只有当所有级都不断路时，器件才能工作，其良率仅为： $P_{o0}=C_{24}^0{P_o}^0{(1-P_o)}^{24}=13.5\%.$

利用概率分析的方法，也可以对多个并联的LED做良率分析。以24个单胞并联的LED为例，若单胞的短路失效概率(P_s)和断路失效概率(P_o)均为2％，则能够分析出：1)仅当0个单胞短路时，LED才能正常工作，其良率为13.5％；2)当k个单胞断路时，LED仍然能正常工作，当k小于等于5时，总良率达到98％以上。因此，并联方式具有抗断路失效的能力。 

前文述及的短路失效和断路失效是LED中主要的失效模式，因此设计大面积LED芯片，尤其是晶圆级LED芯片时，必须能够同时抗这两种失效。 

而相应的，本案实用新型人提供了较为有效的设计方法，其可以归纳为： 

1)芯片中形成电学独立的LED单胞； 

2)先将这些单胞分组并联，以防止断路失效； 

3)将这些并联组串联成若干串联组，以防止短路失效；串联的级数是受实际电源限制的，因为如果串联级数过大，如500级串联、每级3.5伏，则驱动电 源的电压需要达到1750伏，现实中是很难实现且代价很大的，所以把并联组串联起来，每个串联组的额定电压接近电力供应的110V、220V或380V是较为合理的方案； 

4)再把若干串联组并联起来，形成大面积、大功率LED芯片。 

进一步的，LED是电流型半导体器件，其电流是电压的指数关系，可以表达为： 

$I=I_s\&CenterDot;\exp \left(\frac{\mathrm{eV}}{n_{\mathrm{ideal}}\mathrm{kT}}\right),$

式中，I_s为反向饱和电流，n_ideal为器件的理想因子。对于n级串联的LED，每级的电压接近总电压的n级平均。 

根据图2的分析，可以发现，串联的LED有可能出现某几级短路的情况，所以由并联组串联起来的若干串联组，即使每组串联的级数一样，实际生产出来后其短路的级数也会存在差异，出现电压不匹配的情况。比如：有两个24级串联组构成的LED芯片，每级的开启电压为3.5V，其中一个短路失效级数为0，另一个短路失效级数为1，那么这两个串联组的总开启电压分别为84V和80.5V，若同时接在一个电源上80.5V的串联组的电流I₂远远超过84V的串联组的电流I₁，若忽略芯片寄生电阻的影响，可以计算得到： 

$\frac{I_2}{I_1}=\exp \left(\frac{\frac{80.5}{23}-\frac{80.5}{24}}{n_{\mathrm{ideal}}\frac{\mathrm{kT}}{e}}\right)=16.5$ 倍 

其中，n_ideal＝2，kT/e＝0.026V，意味着第二串联组正常工作时，第一串联组无法工作。所以，必须对上述设计规则4)做修正，采用的方法包括： 

在串联组中设计若干冗余级，串联组中冗余级与串联组中并联级的不同之处在于，冗余级的电极较大，能够利用探针与其接触，进行电学测试，当芯片制作完成后，对串联组及其冗余级做电学测试，然后根据开启电压一致的原则，对冗余级进行跳线连接到输出电极。为了更加精确匹配各串联组及其冗余级的开启电压，采用连接电阻的方式，根据设定的工作电流来进一步匹配。 

此处所述的“跳线”，其应理解为：用以将电路、特别是串联电路中特定的两个需求点直接电连接的导线，并且该两个需求点之间间隔有一个以上用以构 成该串联电路的功能元件，例如一个以上前述并联组。 

更进一步的，作为本实用新型的一个方面，本实用新型提供的晶圆级半导体器件系直接由表面生长有半导体材料层(亦可成为“外延层”)的晶圆级基片加工形成，其主体结构包括晶圆级基片，以及，由直接生长在所述基片第一表面的半导体层加工形成的、具有设定功能的多个单胞。 

而作为本实用新型的另一方面，本实用新型提供了制备前述的晶圆级半导体器件的工艺，其主要包括如下过程：在晶圆级基片上生长形成外延层之后，经工艺加工，从而在基片上形成呈阵列形式排布的多个单胞。 

显然的，可以看到，较之传统半导体芯片或集成型半导体器件的封装制程，本实用新型的晶圆级半导体器件制程至少无需包含对基片的减薄、切割和裂片等操作，亦无需一一对小尺寸半导体芯片进行封装，更无需将小尺寸半导体芯片一一粘接到转移基片后才能进行后续的操作，而仅仅一次封装，即可构建出大功率半导体器件的主体结构，操作简便，成本低，并规避了诸多可能引起外延片或单胞受损的操作环节，且基本不会造成环境污染。 

当然，为使所述晶圆级半导体器件最终可以正常工作，还需在各单胞内设置工作电极，使之能与电源连接。但此类设置工作电极的操作可藉由本领域技术人员悉知的技术手段实现，例如，金属蒸镀工艺、微加工工艺等，且不限于此。 

尤其是对于半导体发光器件来说，若选用的基片系蓝宝石晶圆等透明晶片，则利用本实用新型的晶圆级半导体器件作为倒装器件应用时，未被减薄的基片还可作为出光窗口，从而进一步提升器件的发光效率。 

进一步的，为使所述晶圆级半导体器件能够更为稳定的工作，本案实用新型人还对其中各单胞的电连接形式进行了研究和实践，并提出了如下电路布局构思，包括： 

将形成在基片上的部分单胞定义为正常单胞，其余定义为冗余单胞，其中，正常单胞系作为该晶圆级半导体器件在工作时的有效工作单元，而冗余单胞中的相当一部分系作为备用工作单元，因此正常单胞的数量应尽可能的多，并远远大于冗余单胞； 

而后，将该多个正常单胞分为两个以上并联设置的多级单元组，任一多级 单元组包括串联设置的两个以上第一并联组， 

并且，任一多级单元组中选定的M个第一并联组还与N个第二并联组串联形成一串联组，最终使得各串联组的导通电压基本一致(一般而言，在±10％以内)。 

其中，任一第一并联组包括两个以上并联设置的正常单胞，任一第二并联组包括并联设置的两个以上冗余单胞，M为正整数，N为0或正整数。 

通过前述电路设计，可以避免因一个或数个单胞出现故障而导致其它正常单胞无法工作，亦可消除因某一多级单元组中一个或多个正常单元的性能与其余正常单元存在偏差而导致的某一串联工作电路的导通电压与其它串联工作电路存在偏差而无法正常工作之缺陷。 

尤为优选的，可以从任一多级单元组中选定M个第一并联组直接经导线与N个第二并联组串联形成一串联组，而将其余的一个或多个异常第一并联组从工作电路中隔离出去，从而使得各串联组的导通电压基本一致，保障器件的工作稳定性，提升其工作效能。当然，在某些情况下，在某一串联组内，也可不包含第二并联组，而选取其中的部分第一并联组通过导线直接与所述半导体器件的工作电极电连接。 

而作为另一较为优选的实施方式，还可在前述每一串联组中还设有至少一匹配电阻，该匹配电阻可以选用具有固定电阻的电阻，其电阻可以依据每一串联组与其余串联组导通电压的差异而确定，当然还可优选采用可调电阻。 

进一步的，鉴于大功率半导体器件在工作时，通常存在发热量大，且自身散热能力有限的问题，尤其对于晶圆级半导体器件来说，因其功率很大，散热也就成为一个不可回避的问题。传统的半导体器件散热方式通常是将芯片贴在管壳热沉上，然后再贴装在散热器表面，散热器通过空气自然对流、风扇吹或冷却液进行热交换等措施，来散出器件产生的热量。由于晶圆级器件的总功率能够达到数百瓦、甚至上千瓦，这样的散热措施已经远远不能满足要求，必须探寻新的散热途径。 

其中一个有效的散热方式是用液态或气态冷却介质直接与晶圆级器件的一个面接触，避免热沉热阻、焊接热阻和散热器热阻，得到最小散热路径，获得最佳散热效能。 

例如，作为较为优选的实施方案之一，可以采用与基片密封连接的主动冷却结构，并使该基片第二表面的选定区域暴露于该冷却结构中的冷却介质流通腔体内，且该选定区域至少与分布有该多个单胞的基片第一表面的区域对应，而冷却介质流通的速度可以依据实际情况调整，如此各单胞在工作时产生的热量可以被及时迅速的转移，而不致大量积聚而使器件损毁。 

又例如，对于倒装结构的器件，作为较为优选的实施方案之一，同样亦可在基片上密封连接冷却结构，并且使该多个单胞均暴露于该冷却结构中的冷却介质流通腔体内。 

又及，在本实用新型中，对于所述的“晶圆级”，系指基片的直径在2英寸以上。 

再及，本实用新型所述的晶圆级半导体器件包括半导体发光器件，例如LED等，且不限于此。 

作为本实用新型的一更为具体的实施方案，参阅图3，该晶圆级半导体器件的制备方法还可以包括： 

(1)直接将所述半导体材料层加工形成多个具有设定功能的多个单胞2，并将正常区域的所有单胞2中的部分设定为正常单胞，其余设定为冗余单胞； 

(2)将所有正常单胞分为两个以上并联设置的多级单元组，任一多级单元组包括串联设置的两个以上第一并联组，任一第一并联组包括两个以上并联设置的正常单胞； 

(3)对每一多级单元组的导通电压进行测试，并依据测试结果，从每一多级单元组中选定M个第一并联组与N个第二并联组串联形成一串联组，且使得各串联组在工作状态下的导通电压基本一致， 

其中，所述第二并联组包括并联设置的两个以上冗余单胞，M为正整数，N为0或正整数。 

综述之，本实用新型的晶圆级半导体器件结构简单，制程简单便捷、低成本，良品率高，适于规模化制造和应用。 

以下结合若干较佳实施例及附图对本实用新型的技术方案作进一步的详细说明。 

参阅图4a-图4b，本实施例系涉及一种晶圆级LED器件，其包括晶圆级基 片1和固设于基片1顶端面(“第一表面”)的多个单胞2，该多个单胞系由直接生长在该基片第一表面的半导体层分割形成。 

该基片可采用蓝宝石晶片、SiC晶片、Si晶片等，且不限于此。 

该半导体层亦可被命名为磊晶层，其可包括PN异质结、有源层等业界所悉知的、用以构成发光半导体器件的各个组成单元，因此此处对其结构不再赘述。 

该LED单胞系在一定工作电压驱动下，可正常发光的功能单元，并且，参阅前文所述，各LED单胞之间应相互电学隔离。 

进一步的，前述单胞系包括多个正常单胞和多个冗余单胞， 

其中，该多个正常单胞被分为若干并联设置的多级单元组，任一多级单元组包括串联设置的若干第一并联组a，并且，任一多级单元组中选定的M个第一并联组还经导线直接与N个第二并联组串联形成一串联组b，而所有串联组的导通电压均基本一致。 

此处的“基本一致”指各串联组的导通电压的偏差幅度在±10％以内。 

前述任一第一并联组包括两个以上并联设置的正常单胞，任一第二并联组包括并联设置的两个以上冗余单胞，M为正整数，N为0或正整数。 

参阅图5a-图5b所示实施例，其中N为0，在每一多级单元组中，系选取一特定位点经导线直接与器件的一个工作电极电连接，亦即以每一多级单元组内的部分或全部第一并联组串联形成一串联组，并最终使所有串联组的导通电压均基本一致。 

进一步的，参阅图6，在本实用新型的另一较佳实施例中，还可前述的实施例的电路结构中，于每一串联组中接入至少一匹配电阻，该匹配电阻可根据前述实施例中各串联组导通电压的差异度而具体调整，并最终消除各串联组的导通电压的差异，使所获晶圆级LED器件具有最佳的工作稳定性和发光效率。 

在前述实施例中，为实现单胞之间的电连接，可采用业界悉知的各类金属蒸镀、沉积以及微纳加工工艺在各单胞上加工出工作电极及单胞间的电连接线路。 

又及，为使所获晶圆级LED器件能具有更佳出光效率等，亦可在器件中引入发射光波长转换结构、反射层、减反增透结构、光学透镜等进行封装，在本实用新型中，因该晶圆级LED器件事实上可以视作一个大型的LED芯片，因此 无需对各单胞分别进行封装，而只需对整体器件进行一次封装即可，如此可大大简化封装工序，事实上亦可节约封装材料。 

当然，为使所述晶圆级半导体器件最终可以正常工作，还需在各单胞内设置工作电极，使之能与电源连接。但此类设置工作电极的操作可藉由本领域技术人员悉知的技术手段实现，例如，金属蒸镀工艺、微加工工艺等，且不限于此。 

另外，出于大功率LED器件散热的需要，还可在前述实施例所获晶圆级LED器件中增补冷却结构，如当前习用的热沉、微流体冷却结构等。 

但考虑到习见冷却结构散热效率偏低的问题，在本实用新型中，还可采用如下所述的两种冷却结构，包括： 

一、对于正装形式的器件，可以将冷却结构与基片密封连接，并且使该基片第二表面的选定区域整体暴露于该冷却结构中的冷却介质流通腔体内，该选定区域至少与分布有该多个单胞的基片第一表面的区域对应。 

二、对于倒装形式的器件，亦可以将冷却结构与基片密封连接，但至少分布于工作电路中的所有单胞均暴露于该冷却结构中的冷却介质流通腔体内。 

通过前述设计，并通过调整流经冷却介质流通腔体的水、油等介质的流速、流量等，可实现高效散热，进一步提升器件的工作稳定性和使用寿命。 

另外，冷却介质也可采用其它无机或有机相变材料，特别是流体状的相变材料，例如，丙酮、酒精，等等。 

另外，对于前述的晶圆级LED器件，其制备工作可以包括： 

(1)将所述半导体材料层加工形成具有设定功能的多个单胞，并将正常区域的所有单胞中的部分设定为正常单胞，其余设定为冗余单胞； 

(2)将所有正常单胞分为两个以上并联设置的多级单元组，任一多级单元组包括串联设置的两个以上第一并联组，任一第一并联组包括两个以上并联设置的正常单胞； 

(3)对每一多级单元组的导通电压进行测试，并依据测试结果，从每一多级单元组中选定M个第一并联组直接经导线与N个第二并联组串联形成一串联组，且使得各串联组在工作状态下的导通电压基本一致， 

其中，所述第二并联组包括并联设置的两个以上冗余单胞，M为正整数，N 为0或正整数。 

进一步的，还可在每一串联组中设置至少一匹配电阻。 

最后应说明的是，以上实施方案仅用以说明本实用新型的技术方案，而非对其限制，本领域的普通技术人员应当理解：其依然可以对前述方案所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型装置方案的精神和范围。 

Claims (9)

1.一种晶圆级半导体器件，其特征在于，包括：

晶圆级基片；

形成于基片表面且并联设置的多个串联组，每一串联组包括串联设置的多个并联组，每一并联组包括并联设置的多个单胞，其中每一单胞均是由直接生长于所述基片表面的半导体层加工形成的独立功能单元；以及，

导线，其至少电性连接于每一串联组中的一个选定并联组与所述半导体器件的一个电极之间和/或两个选定并联组之间，用以使所有串联组的导通电压基本一致。

2.根据权利要求1所述的晶圆级半导体器件，其特征在于，形成于基片表面的所有单胞包括多个正常单胞和多个冗余单胞，该多个正常单胞被排布为并联设置的多个多级单元组，任一多级单元组包括串联设置的多个第一并联组，并且任一多级单元组中选定的M个第一并联组还与N个第二并联组串联形成一串联组，

其中，任一第一并联组包括并联设置的多个正常单胞，任一第二并联组包括并联设置的多个冗余单胞，M为正整数， N为0或正整数。

3.根据权利要求1所述的晶圆级半导体器件，其特征在于，至少一串联组中还设有至少一匹配电阻。

4.根据权利要求2所述的晶圆级半导体器件，其特征在于，至少一多级单元组中选定的两个以上第一并联组直接经过导线与至少一第二并联组串联形成串联组。

5.根据权利要求1所述的晶圆级半导体器件，其特征在于，它还包括与基片密封连接的冷却结构，并且该基片第二表面的选定区域暴露于该冷却结构中的冷却介质流通腔体内，该选定区域至少与分布有该多个单胞的基片第一表面的区域对应。

6.根据权利要求1所述的晶圆级半导体器件，其特征在于，它还包括与基片密封连接的冷却结构，并且该多个单胞均暴露于该冷却结构中的冷却介质流通腔体内。

7.根据权利要求1所述的晶圆级半导体器件，其特征在于，所述晶圆级基片的直径在2英寸以上。

8.根据权利要求1所述的晶圆级半导体器件，其特征在于，所述串联组的导通电压为110V、220V或380V。

9.根据权利要求1-8中任一项所述的晶圆级半导体器件，其特征在于，所述晶圆级半导体器件包括半导体激光器、LED或二极管。