CN203858539U - 交换机mdc连接电路 - Google Patents

Abstract

本实用新型提出了一种交换机MDC连接电路，包括MDC时钟信号源驱动器、用于传输信号的走线和负载，所述走线包括与MDC时钟信号源驱动器连接的主线和连接主线与负载的分支线，所述交换机MDC连接电路还包括与主线末端相连的匹配模块，所述匹配模块使负载阻抗与走线阻抗匹配相等。本实用新型通过增加的匹配模块，使负载阻抗无限接近或近似等于走线阻抗，从而尽量减小MDC时钟信号反射和消除反射、确保信号完整性。与现有技术相比，本实用新型降低了成本，节省了空间。

Description

交换机MDC连接电路

技术领域

本实用新型涉及一种交换机SMI接口电路，尤其涉及MDC连接电路。

背景技术

SMI全称是串行管理接口(Serial Management Interface)，SMI接口包括两根信号线：MDC和MDIO。通过SMI接口，MAC层芯片可以访问PHY(物理)层芯片的寄存器，并通过这些寄存器来对PHY层芯片进行控制和管理。

MDC：管理接口的时钟，它是一个非周期信号，信号的最小周期为400ns，最小正电平时间和负电平时间为160ns，最大的正负电平时间无限制。

MDIO：管理接口的的数据信号，是一根双向的数据线，用来传送MAC层的控制信息和物理层的状态信息。MDIO数据与MDC时钟同步，在MDC上升沿有效。

在较大的交换机系统中，一个MAC层芯片对应多个PHY层芯片，即一条SMI总线需要挂接多个PHY终端负载。理论上，SMI接口最多可以挂接32个终端负载。

通常情况下，一个总线的数据部分可以较长走线，反射对其影响不是很大，只要等待反射变弱或消失，数据总是可以正确地采样。然而，时钟部分是完全不同的，因为时钟信号是边沿触发。如果有反射造成时钟信号超过接收器的输入阈值的两倍，就有可能出现双边沿触发，造成总线数据采样错误。如图1所示，SMI接口的MDC信号从MAC芯片出来直接挂接多个PHY终端负载，MDC时钟信号从MAC芯片中的信号源端发出，在某点分叉分成多路接到PHY终端负载，各路走线阻抗控制50欧姆。这种只控制走线阻抗的方法实现起来比较容易，但对于交换机系统潜在不稳定因素，MDC时钟信号的多点连接势必存在信号质量问题。一是因为信号线的分叉导致阻抗不连续，二是信号接收端负载大导致阻抗不连续。而阻抗不连续就会产生信号反射，离MDC时钟信号源最远端的PHY终端C点，时钟信号是完好的；B点时钟信号，因为存在来自C点反射过来的信号，与信号源端发出来的时钟信号叠加，形成图中所示的阶梯波形，造成MDC时钟信号畸变。而在A点，由B点和C点反射过来的信号与信号源时钟信号产生叠加，形成一个更严重的阶梯波形。以此类推，越靠近MDC时钟信号源的信号质量会越来越差。这些由于反射造成的时钟波形畸变，可能引起错误的触发从而导致最终数据的错误。

为了消除反射，现有情况存在增加一个额外的时钟扩展(Clock buffer)芯片的方法，如图2所示，MDC时钟信号从信号源端发出，经过短距离走线后，增加一个专用的时钟扩展(Clock buffer)芯片，扩展出多路MDC时钟信号，与PHY终端负载一对一对接。额外增加的时钟扩展芯片能解决信号反射、驱动能力等问题。但是此方法的缺点在于增加了板卡的物料成本。另外，对于空间受限的板卡，增加一颗扩展芯片势必产生布局和布线上的问题。

实用新型内容

本实用新型需解决的技术问题是提供一种消除反射、提高噪声容限、保证产品性能稳定的交换机MDC连接电路。

为解决上述的技术问题，本实用新型设计了一种交换机MDC连接电路，包括MDC时钟信号源驱动器、用于传输信号的走线和负载，所述走线包括与MDC时钟信号源驱动器连接的主线和连接主线与负载的分支线，所述交换机MDC连接电路还包括与主线末端相连的匹配模块，所述匹配模块阻抗与走线阻抗匹配相等。

作为本实用新型进一步改进，所述匹配模块包括第一电阻和第二电阻，第一电阻的第一端和第二电阻的第一端均与主线末端相连，第一电阻的第二端与电源相连，第二电阻的第二端与接地端相连，第一电阻和第二电阻并联的阻抗与走线阻抗匹配相等。

作为本实用新型进一步改进，主线末端的分压高于或等于MDC信号的输入高电平电压的最小值，且小于负载工作电压的最大值。

作为本实用新型进一步改进，所述走线阻抗为50欧姆。

本实用新型通过增加的与走线阻抗匹配相等的匹配模块，使负载阻抗无限接近或近似等于走线阻抗，从而尽量减小MDC时钟信号反射和消除反射、确保信号完整性。与现有技术相比，本实用新型降低了成本，节省了空间。

附图说明

图1是现有技术方法一的电路结构图；

图2是现有技术方法二的电路结构图；

图3是本实用新型交换机MDC连接电路的结构图。

具体实施方式

为了使本领域相关技术人员更好地理解本实用新型的技术方案，下面将结合本实用新型实施方式，对本实用新型实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本实用新型一部分实施方式，而不是全部的实施方式。

本实用新型提供了一种交换机MDC连接电路，增设一匹配模块，匹配模块与走线阻抗匹配相等，从而使负载阻抗无限接近走线阻抗，从而尽量减小MDC时钟信号反射和消除反射、确保信号完整性。

如图3所示，本实用新型交换机MDC连接电路包括MDC时钟信号源驱动器、走线、负载和匹配模块。走线包括主线和分支线，主线与MDC时钟信号源驱动器连接，分支线与负载和主线相连从而将负载挂接在主线上，匹配模块与主线末端相连。在本实施例中，所示负载包括有3个PHY终端，在主线上，通过分支线挂接3个PHY终端。

本实用新型匹配模块类似于一种分压器，用于使负载阻抗与走线阻抗匹配，使负载阻抗无限接近走线阻抗。在本实施例中，匹配模块为两个并联的电阻构成的电路模块，包括第一电阻R1和第二电阻R2。第一电阻R1的第一端和第二电阻R2的第一端均与主线末端相连，第一电阻R1的第二端与电源(Vcc)相连，第二电阻R2的第二端与接地端相连。

一般，PHY终端负载的输入阻抗都比较大，在K级左右，为了使负载阻抗无限接近或近似等于走线阻抗以达到消除反射的目的，在本实施例中，第一电阻R1和第二电阻R2并联的阻抗与走线阻抗匹配相等，即：Rth＝R1//R2＝R1*R2/(R1+R2)＝Zo，其中，Rth为第一电阻R1和第二电阻R2并联的阻抗，Zo为走线阻抗。在本实施例中，所述走线阻抗为50欧姆，因而Rth也为50欧姆。

本实施例中，匹配模块还提高了系统的噪声容限，第一电阻R1帮助MDC时钟信号源驱动器更加容易到达逻辑高状态,通过从第一电阻R1的第二端接入的电源(Vcc)向负载注入电流来实现。第一电阻R2帮助MDC时钟信号源驱动器更加容易到达逻辑低状态,通过第二电阻R2的第二端向地释放电流来实现。恰当地选取R1和R2的值可以加强MDC时钟信号驱动器的扇出能力,并且淡化由于信号占空比不一致而导致的功耗的改变。在这种匹配方式下,匹配模块同时还作为上拉电阻和下拉电阻来使用,因而提高了系统的噪声容限。

在本实施例中，主线末端的分压还满足高于或等于MDC信号的输入高电平电压的最小值，且小于负载工作电压的最大值，即Vih(min)≤Vcc*R1/(R1+R2)<Vmax。Vih(min)为MDC信号的输入高电平电压的最小值，Vcc*R1/(R1+R2)等于主线末端的分压，Vmax为负载工作电压的最大值。在交换机中，输入高电平电压的最小值和负载工作电压的最大值都有个参考值范围，根据各个交换机的情况而定。

以上仅表达了本实用新型的一种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (4)

1.一种交换机MDC连接电路，包括MDC时钟信号源驱动器、用于传输信号的走线和负载，所述走线包括与MDC时钟信号源驱动器连接的主线和连接主线与负载的分支线，其特征在于，所述交换机MDC连接电路还包括与主线末端相连的匹配模块，所述匹配模块阻抗与走线阻抗匹配相等。

2.根据权利要求1所述的交换机MDC连接电路，其特征在于，所述匹配模块包括第一电阻和第二电阻，第一电阻的第一端和第二电阻的第一端均与主线末端相连，第一电阻的第二端与电源相连，第二电阻的第二端与接地端相连，第一电阻和第二电阻并联的阻抗与走线阻抗匹配相等。

3.根据权利要求2所述的交换机MDC连接电路，其特征在于，主线末端的分压高于或等于MDC信号的输入高电平电压的最小值，且小于负载工作电压的最大值。

4.根据权利要求1所述的交换机MDC连接电路，其特征在于，所述走线阻抗为50欧姆。