CN203858480U - 一种信号逻辑控制器的输入输出装置及信号逻辑控制器 - Google Patents

Abstract

本实用新型公开了一种信号逻辑控制器的输入输出装置及信号逻辑控制器，所述输入输出装置包括：输入装置和/或输出装置；所述输入装置包括N个级联的输入模块；所述输出装置包括M个级联的输出模块；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：差分接收器Ⅰ；差分驱动器Ⅰ；差分接收器Ⅱ；移位寄存器Ⅰ和移位寄存器Ⅱ；每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：差分接收器Ⅲ；差分驱动器Ⅲ；差分接收器Ⅳ；移位寄存器Ⅲ和移位寄存器Ⅳ；本实用新型便于信号逻辑控制器可以根据被控设备的实际IO需要进行级联结构的扩展和模块化设置，占用中央处理器的引脚资源少，能够方便地满足被控设备对IO资源的使用需求。

Description

一种信号逻辑控制器的输入输出装置及信号逻辑控制器

技术领域

本实用新型涉及输入输出控制技术领域，具体为一种信号逻辑控制器的输入输出装置及信号逻辑控制器。

背景技术

信号逻辑控制器是起重机行业代替PLC来实现对输入输出点信息采集和信号控制的电子控制设备。目前，现有技术中起重机行业的信号逻辑控制器所采用的输入输出装置为简单的并行通讯结构，即有多少IO点便连接多少并行的排线，且没有IO级联功能，这样使得可用的IO点数有限，不利于现场编程，同时占用PCB布板面积大，占用中央处理器芯片的引脚资源多，维护成本高，设备体积大，无法实现灵巧的模块化结构，很多情况IO资源都不能满足使用需求。

发明内容

本实用新型针对以上问题的提出，而研制一种占用中央处理器的引脚资源少、体积小的信号逻辑控制器的输入输出装置及信号逻辑控制器。

本实用新型的技术手段如下：

一种信号逻辑控制器的输入输出装置，所述信号逻辑控制器包括中央处理器，且与具有输入端口和输出端口的被控设备相连接，包括：

输入装置和/或输出装置；所述输入装置一端连接被控设备输出端口，另一端连接中央处理器；所述输出装置一端连接中央处理器，另一端连接被控设备输入端口；

所述输入装置包括N个级联的输入模块，其中N为整数；

所述输出装置包括M个级联的输出模块，其中M为整数；

每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：

用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅰ；

连接差分接收器Ⅰ，用于将差分接收器Ⅰ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅰ；

用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅱ；

并行输入端与被控设备输出端口相连接的移位寄存器Ⅰ和移位寄存器Ⅱ；所述移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端与所述差分接收器Ⅰ的输出端相连接；所述移位寄存器Ⅰ的串行输入端连接所述差分接收器Ⅱ的输出端；所述移位寄存器Ⅱ的串行输入端连接所述移位寄存器Ⅰ的串行输出端；所述移位寄存器Ⅱ的串行输出端连接差分驱动器Ⅱ；

用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅱ；

每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：

用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅲ；

连接差分接收器Ⅲ，用于将差分接收器Ⅲ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅲ；

用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅳ；

并行输出端与被控设备输入端口相连接的移位寄存器Ⅲ和移位寄存器Ⅳ；所述移位寄存器Ⅲ和移位寄存器Ⅳ的并出串出控制端和时钟输入端与所述差分接收器Ⅲ的输出端相连接；所述移位寄存器Ⅲ的串行输入端连接所述差分接收器Ⅳ的输出端；所述移位寄存器Ⅳ的串行输入端连接所述移位寄存器Ⅲ的串行输出端；所述移位寄存器Ⅳ的串行输出端连接差分驱动器Ⅳ；

用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅳ；

第N级的输入子模块包括的差分接收器Ⅰ的输入端连接所述中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅰ的输入端依次连接下一级输入子模块包括的差分驱动器Ⅰ的输出端；第一级的输入子模块包括的差分接收器Ⅱ的输入端悬空，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端依次连接上一级输入子模块包括的差分驱动器Ⅱ的输出端，第N级的输入子模块包括的差分驱动器Ⅱ的输出端连接所述中央处理器；

第一级的输出子模块包括的差分接收器Ⅲ的输入端连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅲ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅲ的输出端；第一级的输出子模块包括的差分接收器Ⅳ的输入端连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅳ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅳ的输出端，第M级的输出子模块包括的差分驱动器Ⅳ的输出端悬空；

进一步地，所述移位寄存器Ⅰ和移位寄存器Ⅱ采用74HC165芯片；

进一步地，所述移位寄存器Ⅲ和移位寄存器Ⅳ采用74HC594芯片；

进一步地，所述差分接收器Ⅰ、差分接收器Ⅱ、差分接收器Ⅲ和差分接收器Ⅳ采用26LS32芯片；

进一步地，所述差分驱动器Ⅰ、差分驱动器Ⅱ、差分驱动器Ⅲ和差分驱动器Ⅳ采用26LS31芯片；

进一步地，第N级的输入子模块包括的差分驱动器Ⅱ的输出端通过屏蔽双绞线连接中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端均通过屏蔽双绞线连接上一级输入子模块包括的差分驱动器Ⅱ的输出端；

进一步地，第一级的输出子模块包括的差分接收器Ⅳ的输入端通过屏蔽双绞线连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅳ的输入端均通过屏蔽双绞线连接上一级输出子模块包括的差分驱动器Ⅳ的输出端；

进一步地，所述移位寄存器Ⅲ和移位寄存器Ⅳ的并行输出端通过继电器输出电路与被控设备输入端口相连接；

进一步地，第N级的输入子模块包括的差分驱动器Ⅱ的输出端通过触发反相器连接所述中央处理器。

一种信号逻辑控制器，包括上述任一项所述的输入输出装置；N个输入模块所包括的2N个输入子模块构成两路输入级联结构；M个输出模块所包括的2M个输出子模块构成两路输出级联结构。

由于采用了上述技术方案，本实用新型提供的一种信号逻辑控制器的输入输出装置及信号逻辑控制器，包括采用级联结构的输入装置和/或输出装置，便于信号逻辑控制器可以根据被控设备的实际IO需要进行级联结构的扩展和模块化设置，占用中央处理器的引脚资源少，能够方便地满足被控设备对IO资源的使用需求，应用灵活，结构小巧，利于现场编程，更具市场竞争力，解决了现有技术中信号逻辑控制器所采用的输入输出装置为简单的并行通讯结构，进而使得可用的IO点数有限的问题。

附图说明

图1是本实用新型所述信号逻辑控制器的输入输出装置的结构框图；

图2是本实用新型所述输入模块的结构框图；

图3是本实用新型所述输出模块的结构框图；

图4是本实用新型所述信号逻辑控制器的结构框图。

具体实施方式

如图1至图3所示的一种信号逻辑控制器的输入输出装置，所述信号逻辑控制器包括中央处理器，且与具有输入端口和输出端口的被控设备相连接，包括：输入装置和/或输出装置；所述输入装置一端连接被控设备输出端口，另一端连接中央处理器；所述输出装置一端连接中央处理器，另一端连接被控设备输入端口；所述输入装置包括N个级联的输入模块，其中N为整数；所述输出装置包括M个级联的输出模块，其中M为整数；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅰ；连接差分接收器Ⅰ，用于将差分接收器Ⅰ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅰ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅱ；并行输入端与被控设备输出端口相连接的移位寄存器Ⅰ和移位寄存器Ⅱ；所述移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端与所述差分接收器Ⅰ的输出端相连接；所述移位寄存器Ⅰ的串行输入端连接所述差分接收器Ⅱ的输出端；所述移位寄存器Ⅱ的串行输入端连接所述移位寄存器Ⅰ的串行输出端；所述移位寄存器Ⅱ的串行输出端连接差分驱动器Ⅱ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅱ；每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅲ；连接差分接收器Ⅲ，用于将差分接收器Ⅲ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅲ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅳ；并行输出端与被控设备输入端口相连接的移位寄存器Ⅲ和移位寄存器Ⅳ；所述移位寄存器Ⅲ和移位寄存器Ⅳ的并出串出控制端和时钟输入端与所述差分接收器Ⅲ的输出端相连接；所述移位寄存器Ⅲ的串行输入端连接所述差分接收器Ⅳ的输出端；所述移位寄存器Ⅳ的串行输入端连接所述移位寄存器Ⅲ的串行输出端；所述移位寄存器Ⅳ的串行输出端连接差分驱动器Ⅳ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅳ；第N级的输入子模块包括的差分接收器Ⅰ的输入端连接所述中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅰ的输入端依次连接下一级输入子模块包括的差分驱动器Ⅰ的输出端；第一级的输入子模块包括的差分接收器Ⅱ的输入端悬空，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端依次连接上一级输入子模块包括的差分驱动器Ⅱ的输出端，第N级的输入子模块包括的差分驱动器Ⅱ的输出端连接所述中央处理器；第一级的输出子模块包括的差分接收器Ⅲ的输入端连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅲ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅲ的输出端；第一级的输出子模块包括的差分接收器Ⅳ的输入端连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅳ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅳ的输出端，第M级的输出子模块包括的差分驱动器Ⅳ的输出端悬空；进一步地，所述移位寄存器Ⅰ和移位寄存器Ⅱ采用74HC165芯片；进一步地，所述移位寄存器Ⅲ和移位寄存器Ⅳ采用74HC594芯片；进一步地，所述差分接收器Ⅰ、差分接收器Ⅱ、差分接收器Ⅲ和差分接收器Ⅳ采用26LS32芯片；进一步地，所述差分驱动器Ⅰ、差分驱动器Ⅱ、差分驱动器Ⅲ和差分驱动器Ⅳ采用26LS31芯片；进一步地，第N级的输入子模块包括的差分驱动器Ⅱ的输出端通过屏蔽双绞线连接中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端均通过屏蔽双绞线连接上一级输入子模块包括的差分驱动器Ⅱ的输出端；进一步地，第一级的输出子模块包括的差分接收器Ⅳ的输入端通过屏蔽双绞线连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅳ的输入端均通过屏蔽双绞线连接上一级输出子模块包括的差分驱动器Ⅳ的输出端；进一步地，所述移位寄存器Ⅲ和移位寄存器Ⅳ的并行输出端通过继电器输出电路与被控设备输入端口相连接；进一步地，第N级的输入子模块包括的差分驱动器Ⅱ的输出端通过触发反相器连接所述中央处理器；所述触发反相器采用74HC14芯片。

如图1和图4所示的一种信号逻辑控制器，包括上述任一项所述的输入输出装置；N个输入模块所包括的2N个输入子模块构成两路输入级联结构；M个输出模块所包括的2M个输出子模块构成两路输出级联结构；所述中央处理器还对被控设备通过两路输入级联结构输入的数据信号是否一致进行比较，当不一致时所述中央处理器产生报警信息；如图4所示，本实用新型所述信号逻辑控制器除包括中央处理器、输入装置、输出装置之外，还包括与中央处理器相连接的模拟量输入差分接收器、模拟量控制差分驱动器、编码器输入差分接收器、看门狗电路、铁电存储器、外围存储器、JTAG仿真接口、AS编程接口、按键电路、LCD显示及背光灯控制电路和PIC单片机，以及与PIC单片机相连接的主站通信单元、从站通信单元、BCD地址拨码电路、PIC32下载接口和看门狗电路等。

本实用新型通过所述输入装置可以将被控设备输出端口输出的并行数据如现场采集信息转换为高速串行数据提供给中央处理器，同时通过所述输出装置可以将中央处理器发送的串行数据如控制指令信息转换为并行数据控制被控设备，N个输入模块级联，每一输入模块包括两个结构相同的输入子模块，进而构成两路输入级联结构，两路输入级联结构互为冗余结构，M个输出模块级联，每一输出模块包括两个结构相同的输出子模块，进而构成两路输出级联结构，两路输出级联结构互为冗余结构，其中N和M均为整数，具体可以根据实际设计需求设定。

本实用新型可以应用于起重机行业，实现信号逻辑控制器与起重机系统这个被控设备之间的信号高速串行通讯和级联控制；所述移位寄存器Ⅰ和移位寄存器Ⅱ通过输入点检测电路与被控设备的输出端口相连接；所述移位寄存器Ⅲ和移位寄存器Ⅳ通过继电器输出电路与被控设备的输入端口相连接。

设定每一输入模块的输入点(即所连接的被控设备输出端口)有16路，每一输出模块的输出点(即所连接的被控设备输入端口)有16路，当需要将IO扫描周期控制在0.1ms以内的情况下，每台信号逻辑控制器的输入模块和输出模块各5块，则输入装置和输出装置分别能够实现80路开关量输入、80路开关量输出的信息采集和逻辑控制功能，如需级联更多IO输入输出模块，每增加一块，IO扫描周期延长小于20us，即0.02ms，进一步输入装置和输出装置实现16*N路开关量输入信号、16*M路开关量输出信号的信号采集和逻辑控制功能；信号逻辑控制器可以根据实际输入输出点数量对输入装置和输出装置进行模块化配置，以满足各自的输入输出需要；同时，本实用新型在输入装置、输出装置与中央处理器和被控设备进行信号传输的过程中，采用差分信号传输方式能够减少现场环境对信号逻辑控制器的各种干扰，进而增强信号传输的可靠性。

实际应用时，本实用新型构成输入级联结构的各输入子模块之间，以及构成输出级联结构的各输出模块之间可以采用DB插座和插头进行连接，同时使用相应固定件增强接插件的稳定性，另外为防止插错，不同输入模块之间、以及不同输出模块之间可以分别使用不同数目的DB插座和插头。在传输电缆的选择上，采用带屏蔽地的双绞电缆传输差分信号。

通过本实用新型输入装置的结构，被控设备输出端口与各个级联的输入模块相连接，对于第一级输入子模块(即图中的输入模块1所包括的任一输入子模块)来说，被控设备输出端口的并行数据通过移位寄存器Ⅰ转换为串行数据，并以串行的方式传至移位寄存器Ⅱ，移位寄存器Ⅱ可以分时将其并行输入端接收的被控设备输出端口传输过来的并行数据转换为串行数据由串行输出端输出，以及将其串行输入端接收的移位寄存器Ⅰ输出的串行数据由串行输出端输出，输出的串行数据经由差分驱动器Ⅱ变换为相应的差分数据信号传输至第二级输入子模块(即图中的输入模块2所包括的一输入子模块)，第二级输入子模块至第N级输入子模块中的移位寄存器Ⅰ均可以分时将其并行输入端接收的被控设备输出端口传输过来的并行数据转换为串行数据由串行输出端输出，以及将其串行输入端接收的上一级输入子模块输出的串行数据由串行输出端输出，并将串行数据传输至移位寄存器Ⅱ，第二级输入子模块至第N级输入子模块中的移位寄存器Ⅱ功能与第一级输入子模块中的移位寄存器Ⅱ功能相同，第N级输入子模块中的差分驱动器Ⅱ将接收的串行数据变换为差分数据信号后传输给中央处理器；第N级的输入子模块包括的差分接收器Ⅰ的输入端连接所述中央处理器，用于接收中央处理器发送过来的用于控制移位寄存器Ⅰ和移位寄存器Ⅱ实现移位操作的时钟脉冲和并入串入控制信号，所述并入串入控制信号用于控制对输入的并行数据或串行数据进行移位，这里的时钟脉冲和并入串入控制信号均是差分信号形式，差分接收器Ⅰ将差分信号形式的时钟脉冲和并入串入控制信号转换为相应的单端信号分别传输给移位寄存器Ⅰ、移位寄存器Ⅱ和差分驱动器Ⅰ，移位寄存器Ⅰ和移位寄存器Ⅱ根据接收的时钟脉冲和并入串入控制信号完成并入串出或串入串出的移位操作，差分驱动器Ⅰ将单端信号形式的时钟脉冲和并入串入控制信号转换为差分信号形式传输给第N-1级输入子模块，其余N-1级的输入子模块包括的差分接收器Ⅰ的输入端依次连接下一级输入子模块包括的差分驱动器Ⅰ的输出端，用于接收从中央处理器传输过来的移位控制信号，每一输入子模块的移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端依次连接差分接收器Ⅰ的输出端；由2N个输入子模块分别构成的结构相同的两路输入级联结构均采用上述的工作过程。

本实用新型所述中央处理器包括MCU或FPGA，所述中央处理器可以使用差分接收芯片接收输入装置传输过来的差分数据信号，并转化为单端数据信号，之后接74HC14触发反相器，可将接收的单端数据信号转换成清晰、无抖动的输出信号提供给FPGA或MCU采集信息。

通过本实用新型输出装置的结构，被控设备输入端口与各个级联的输出模块相连接，对于第一级输出子模块(即图中的输出模块1所包括的任一输出子模块)来说，中央处理器发出的串行数据如控制指令信息传输给移位寄存器Ⅲ，所述移位寄存器Ⅲ可以分时将串行输入端接收的串行数据转换为并行数据由并行输出端传输给被控设备输入端口，以及将接收的串行数据由串行输出端以串行的方式传至移位寄存器Ⅳ，移位寄存器Ⅳ可以分时将其串行输入端接收的串行数据转换为并行数据由并行输出端传输给被控设备输入端口，以及将接收的串行数据由串行输出端输出，输出的串行数据经由差分驱动器Ⅳ变换为相应的差分数据信号传输至第二级输出子模块(即图中的输出模块2所包括的一输出子模块)，第二级输出子模块至第M级输出子模块中的移位寄存器Ⅰ均可以分时将上一级输出子模块传输过来的串行数据转换为并行数据由并行输出端传输给被控设备输入端口，以及将上一级输出子模块传输过来的串行数据由串行输出端以串行的方式传至移位寄存器Ⅳ，第二级输出子模块至第M级输出子模块中的移位寄存器Ⅳ功能与第一级输出子模块中的移位寄存器Ⅳ功能相同，第M级输出子模块(最后一级输出模块所包括的一输出子模块)中的差分驱动器Ⅳ当不需要继续级联时，其输出端可以悬空；第一级的输出子模块包括的差分接收器Ⅲ的输入端连接所述中央处理器，用于接收中央处理器发送过来的用于控制移位寄存器Ⅲ和移位寄存器Ⅳ实现移位操作的时钟脉冲和并出串出控制信号，所述并出串出控制信号用于输出并行数据或串行数据，这里的时钟脉冲和并出串出控制信号均是差分信号形式，差分接收器Ⅲ将差分信号形式的时钟脉冲和并出串出控制信号转换为相应的单端信号分别传输给移位寄存器Ⅲ、移位寄存器Ⅳ和差分驱动器Ⅲ，移位寄存器Ⅲ和移位寄存器Ⅳ根据接收的时钟脉冲和并出串出控制信号完成串入串出或串入并出的移位操作，差分驱动器Ⅲ将单端信号形式的时钟脉冲和并出串出控制信号转换为差分信号形式传输给第二级输出子模块，其余M-1级的输出子模块包括的差分接收器Ⅲ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅲ的输出端，用于接收从中央处理器传输过来的移位控制信号，每一输出子模块的移位寄存器Ⅲ和移位寄存器Ⅳ的并出串出控制端和时钟输入端依次连接差分接收器Ⅲ的输出端；由2M个输出子模块分别构成的结构相同的两路输出级联结构均采用上述的工作过程。

本实用新型提供的一种信号逻辑控制器的输入输出装置及信号逻辑控制器，包括采用级联结构的输入装置和/或输出装置，便于信号逻辑控制器可以根据被控设备的实际IO需要进行级联结构的扩展和模块化设置，占用中央处理器的引脚资源少，能够方便地满足被控设备对IO资源的使用需求，应用灵活，结构小巧，利于现场编程，更具市场竞争力，解决了现有技术中信号逻辑控制器所采用的输入输出装置为简单的并行通讯结构，进而使得可用的IO点数有限的问题，本实用新型既可应用于起重机机械行业市场，也可应用于中大规模逻辑控制和实时通讯的较固定的企业设备管理系统；另外，采用差分信号传输方式以及利用屏蔽双绞线便于减少现场环境对信号逻辑控制器的各种干扰，进而增强信号传输的可靠性；每一输入模块包括两个结构相同的输入子模块，N个输入模块构成两路输入级联结构，每一输出模块包括两个结构相同的输出子模块，N个输出模块构成两路输出级联结构，增强数据传输和处理的安全性，增加系统可靠性。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其发明构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。

Claims (10)

1.一种信号逻辑控制器的输入输出装置，所述信号逻辑控制器包括中央处理器，且与具有输入端口和输出端口的被控设备相连接，其特征在于包括：

输入装置和/或输出装置；所述输入装置一端连接被控设备输出端口，另一端连接中央处理器；所述输出装置一端连接中央处理器，另一端连接被控设备输入端口；

所述输入装置包括N个级联的输入模块，其中N为整数；

所述输出装置包括M个级联的输出模块，其中M为整数；

每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：

用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅰ；

连接差分接收器Ⅰ，用于将差分接收器Ⅰ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅰ；

用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅱ；

并行输入端与被控设备输出端口相连接的移位寄存器Ⅰ和移位寄存器Ⅱ；所述移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端与所述差分接收器Ⅰ的输出端相连接；所述移位寄存器Ⅰ的串行输入端连接所述差分接收器Ⅱ的输出端；所述移位寄存器Ⅱ的串行输入端连接所述移位寄存器Ⅰ的串行输出端；所述移位寄存器Ⅱ的串行输出端连接差分驱动器Ⅱ；

用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅱ；

每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：

用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅲ；

连接差分接收器Ⅲ，用于将差分接收器Ⅲ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅲ；

用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅳ；

并行输出端与被控设备输入端口相连接的移位寄存器Ⅲ和移位寄存器Ⅳ；所述移位寄存器Ⅲ和移位寄存器Ⅳ的并出串出控制端和时钟输入端与所述差分接收器Ⅲ的输出端相连接；所述移位寄存器Ⅲ的串行输入端连接所述差分接收器Ⅳ的输出端；所述移位寄存器Ⅳ的串行输入端连接所述移位寄存器Ⅲ的串行输出端；所述移位寄存器Ⅳ的串行输出端连接差分驱动器Ⅳ；

用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅳ；

第N级的输入子模块包括的差分接收器Ⅰ的输入端连接所述中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅰ的输入端依次连接下一级输入子模块包括的差分驱动器Ⅰ的输出端；第一级的输入子模块包括的差分接收器Ⅱ的输入端悬空，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端依次连接上一级输入子模块包括的差分驱动器Ⅱ的输出端，第N级的输入子模块包括的差分驱动器Ⅱ的输出端连接所述中央处理器；

第一级的输出子模块包括的差分接收器Ⅲ的输入端连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅲ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅲ的输出端；第一级的输出子模块包括的差分接收器Ⅳ的输入端连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅳ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅳ的输出端，第M级的输出子模块包括的差分驱动器Ⅳ的输出端悬空。

2.根据权利要求1所述的一种信号逻辑控制器的输入输出装置，其特征在于所述移位寄存器Ⅰ和移位寄存器Ⅱ采用74HC165芯片。

3.根据权利要求1所述的一种信号逻辑控制器的输入输出装置，其特征在于所述移位寄存器Ⅲ和移位寄存器Ⅳ采用74HC594芯片。

4.根据权利要求1所述的一种信号逻辑控制器的输入输出装置，其特征在于所述差分接收器Ⅰ、差分接收器Ⅱ、差分接收器Ⅲ和差分接收器Ⅳ采用26LS32芯片。

5.根据权利要求1所述的一种信号逻辑控制器的输入输出装置，其特征在于所述差分驱动器Ⅰ、差分驱动器Ⅱ、差分驱动器Ⅲ和差分驱动器Ⅳ采用26LS31芯片。

6.根据权利要求1所述的一种信号逻辑控制器的输入输出装置，其特征在于第N级的输入子模块包括的差分驱动器Ⅱ的输出端通过屏蔽双绞线连接中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端均通过屏蔽双绞线连接上一级输入子模块包括的差分驱动器Ⅱ的输出端。

7.根据权利要求1所述的一种信号逻辑控制器的输入输出装置，其特征在于第一级的输出子模块包括的差分接收器Ⅳ的输入端通过屏蔽双绞线连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅳ的输入端均通过屏蔽双绞线连接上一级输出子模块包括的差分驱动器Ⅳ的输出端。

8.根据权利要求1所述的一种信号逻辑控制器的输入输出装置，其特征在于所述移位寄存器Ⅲ和移位寄存器Ⅳ的并行输出端通过继电器输出电路与被控设备输入端口相连接。

9.根据权利要求1所述的一种信号逻辑控制器的输入输出装置，其特征在于第N级的输入子模块包括的差分驱动器Ⅱ的输出端通过触发反相器连接所述中央处理器。

10.一种信号逻辑控制器，其特征在于包括权利要求1至9任一项所述的输入输出装置；N个输入模块所包括的2N个输入子模块构成两路输入级联结构；M个输出模块所包括的2M个输出子模块构成两路输出级联结构。