CN203840191U

CN203840191U - Mosfet半桥驱动电路

Info

Publication number: CN203840191U
Application number: CN201420204976.6U
Authority: CN
Inventors: 唐杰
Original assignee: WENZHOU KEBODA AUTO PARTS CO Ltd; ZHEJIANG KEBODA INDUSTRIAL Co Ltd; KEBODA TECHNOLOGY CORP
Current assignee: Keboda Technology Co ltd; Wenzhou Keboda Auto Parts Co ltd; Zhejiang Keboda Industrial Co ltd
Priority date: 2014-04-24
Filing date: 2014-04-24
Publication date: 2014-09-17
Anticipated expiration: 2024-04-24

Abstract

本实用新型公开了一种MOSFET半桥驱动电路，包括死区时间控制电路。死区时间控制电路包括：第一充放电电路，第一充放电电路包括第一电阻和第一电容，第一电阻的一端为该死区时间控制电路的信号输入端；第一电容的一端与第一电阻的另一端连接，另一端接地；电平转换电路，电平转换电路的输入端连接于第一电阻和第一电容的共接点，输出端与PMOS管的栅极连接；第二充放电电路，第二充放电电路包括稳压管和第二电容，稳压管的负极与第一电阻的一端连接，第二电容的一端与稳压管正极连接，另一端接地；NMOS管的栅极连接于稳压管与第二电容的共接点。本实用新型在MOSFET半桥的上管和下管切换时实现了快关慢开,有效地产生了死区。

Description

MOSFET半桥驱动电路

技术领域

本实用新型涉及MOSFET半桥驱动电路。

背景技术

在单路输入信号控制输出负载工作的应用中，现有半桥MOSFET驱动电路会出现因电路信号传递延迟等原因产生的上下管直通短路现象。其中的重要原因是单路输入信号通过不同回路驱动上下管导通时电路信号延时造成上下管开关有部分重叠打开的情况。为克服上述缺陷，现有技术中通常采用单片机输出控制，使得半桥驱动具有严格交替导通的特性，并在交替导通中具有一定的延时，即“死区”，其控制原理(以电机驱动为例)框图如图1所示。但在一些成本压力较大的情况下,无法采用单片机控制,则须用硬件直接搭建具有死区的半桥驱动电路。

发明内容

本实用新型所要解决的技术问题在于提供一种结构简单、成本低、在MOSFET半桥的上管和下管交替导通时能够有效产生死区的MOSFET半桥驱动电路。

本实用新型所采用的技术方案是：MOSFET半桥驱动电路，该MOSFET半桥包括上管和下管，上管为PMOS管，下管为NMOS管，PMOS管的源极与半桥驱动电路电源连接，PMOS管的漏极与NMOS管的漏极连接，NMOS管的源极接地；其特点在于，该MOSFET半桥驱动电路包括死区时间控制电路；其中,死区时间控制电路包括：第一充放电电路，该第一充放电电路包括第一电阻和第一电容，第一电阻的一端为该死区时间控制电路的信号输入端，第一电容的一端与第一电阻的另一端连接，第一电容的另一端接地；电平转换电路，该电平转换电路的输入端连接于第一电阻和第一电容的共接点，输出端与PMOS管的栅极连接；第二充放电电路，该第二充放电电路包括稳压管和第二电容，稳压管的负极与第一电阻的一端连接，第二电容的一端与该稳压管的正极连接，第二电容的另一端接地；NMOS管的栅极连接于稳压管与第二电容的共接点。

本实用新型基于稳压二极管单向导通性能以及RC电路的充放电特性，在MOSFET半桥的上管和下管切换时实现了快关慢开,在低成本的前提下，有效地产生了死区。

附图说明

图1是现有技术中利用单片机控制死区的原理框图。

图2是本实用新型MOSFET半桥驱动电路的一个实施例的原理框图。

图3是本实用新型MOSFET半桥驱动电路的一个具体实施例的电路图。

具体实施方式

下面结合附图对本实用新型作出进一步说明。

图2和图3示出了根据本实用新型一实施例的MOSFET半桥驱动电路。其中，MOSFET半桥包括上管Q4和下管Q5，上管Q4为PMOS管，下管Q5为NMOS管。PMOS管Q4的源极与半桥驱动电路电源Vs连接，PMOS管Q4的漏极与NMOS管Q5的漏极连接，NMOS管Q5的源极接地。该MOSFET半桥驱动电路包括反相电路1和死区时间控制电路2。

反相电路1用于将由信号调理电路3输入的电压经过反相转换后输出给死区时间控制电路2，反相电路1的输出电压幅值也与输入电压不同。信号调理电路3可以对脉冲信号或开关信号进行调理。反相电路1包括第一滤波电容C1、第一分压电阻R1和第一钳位电阻R3、第一NPN三极管Q1、基极限流电阻R2和第一上拉电阻R4。第一滤波电容C1与第一分压电阻R1并联后的一端与基极限流电阻R2的一端连接，第一滤波电容C1与第一分压电阻R1并联后的另一端接地。第一钳位电阻R3的一端与第一NPN三极管Q1的基极连接，第一钳位电阻R3的另一端接地。第一NPN三极管Q1的集电极与第一上拉电阻R4串联后与半桥驱动电路电源Vs相连，发射极接地，基极与基极限流电阻R2的另一端连接。

图3中，当

V_{in} \times \frac{R_{3}}{R_{2} + R_{3}} &GreaterEqual; V_{Q 1 be (on)}

时，

第一NPN三极管Q1的集-射极导通，V_out1＝V_Q1ce(sat)；

当时，Q1集-射极关断，V_out1＝V_S。

其中，Vin为反相电路1的输入电压，Vout1为反相电路1的输出电压，V_Q1be(on)为第一NPN三极管Q1的基-射极导通电压，V_Q1ce(sat)为第一NPN三极管Q1的集-射极之间的饱和压降。Vin与Vout1相位相反，且Vout1的幅值已与Vs相关，与Vin无关。此功能便于在Vs稳定的状态下，稳定控制后续电路的开关状态。

死区时间控制电路2包括第一充放电电路21、电平转换电路22和第二充放电电路23。

第一充放电电路21包括第一电阻R5和第一电容C2，第一电阻R5的一端连接于第一NPN三极管Q1的集电极与第一上拉电阻R4的共接点，第一电容C2的一端与第一电阻R5的另一端连接，第一电容C2的另一端接地。

电平转换电路22的输入端连接于第一电阻R5和第一电容C2的共接点，输出端与PMOS管Q4的栅极连接。电平转换电路22包括第二NPN三极管Q2、第二上拉电阻R7、第一PNP三极管Q3、第二分压电阻R9、第二钳位电阻R6和第三钳位电阻R8。第二NPN三极管Q2的基极连接于第一电阻R5和第一电容C2的共接点，第二NPN三极管Q2的集电极与第二上拉电阻R7的一端连接，第二NPN三极管Q2的发射极接地。第一PNP三极管Q3的基极与第二上拉电阻R7的另一端连接，第一PNP三极管Q3的发射极与半桥驱动电路电源Vs连接，第一PNP三极管Q3的集电极与第二分压电阻R9串联后接地。PMOS管Q4的栅极连接于该第一PNP三极管Q3的集电极与第二分压电阻R9的共接点。第二钳位电阻R6的一端与第二NPN三极管Q2的基极相连，第二钳位电阻R6的另一端与第二NPN三极管Q2的发射极相连。第三钳位电阻R8的一端与第一PNP三极管Q3的基极相连，第三钳位电阻R8的另一端与第一PNP三极管Q3的发射极相连。

第二充放电电路23包括稳压管D2和第二电容C3，稳压管D2的负极连接于第一NPN三极管Q1的集电极与第一上拉电阻R4的共接点，第二电容C3的一端与稳压管D2的正极连接，第二电容C3的另一端接地；NMOS管Q5的栅极连接于稳压管D2与第二电容C3的共接点。

最好是，死区时间控制电路2还包括第三分压电阻R11、第一栅极限流电阻R10、第二栅极限流电阻R12、第一钳位稳压管D1和第二钳位稳压管D3。

第一栅极限流电阻R10的一端连接于第一PNP三极管Q3的集电极与第二分压电阻R9的共接点，第一栅极限流电阻R10的另一端与PMOS管Q4的栅极连接。第一钳位稳压管D1的正极与PMOS管Q4的栅极连接，负极与半桥驱动电路电源Vs相连。第二栅极限流电阻R12的一端连接于稳压管D2与第二电容C3的共接点，第二栅极限流电阻R12的另一端与NMOS管Q5的栅极连接。第二钳位稳压管D3的负极与NMOS管Q5的栅极连接，正极接地。第三分压电阻R11的一端连接于稳压管D2与第二电容C3的共接点，第三分压电阻R11的另一端接地。第一钳位稳压管D1和第二钳位稳压管D3可限制V_GS以保护MOS管的栅极不受损坏。

在本实用新型中，当Vout1为“高”时，下管Q5导通，上管Q4截止；当Vout1为“低”时，下管Q5截止，上管Q4导通。其原理在于：

1、当Vout1电平由“低”变“高”时，受限于稳压管D2反向偏置电流对第二电容C3充电，延缓下管Q5栅-源极电压上升时间：

t_{Q 5} \approx \frac{C_{C 3} \times V_{Q 5 GS}}{I_{D 2 R}}

当V_Q5GS>V_Q5GS(th)min时，Q5开始导通。延迟时间至少为:

t_{Q 5 on \min} \approx \frac{C_{C 3} V_{Q 5 GS (th) \min}}{I_{D 2 R}}

而上管由于C2的迅速充电使得V_Q2be很快即大于V_Q2be(on)从而使得其集电极-射极导通，进而使得Q4迅速关闭。延迟时间为：

t_{Q 4 off} \approx (R_{5} + R_{6}) C_{2} \ln \frac{V_{out 1} \times \frac{R_{6}}{R_{6} + R_{5}}}{V_{out 1} \times \frac{R_{6}}{R_{6} + R_{5}} - V_{Q 2 be (on)}}

其中，I_D2R是D2的反向漏电流。Vout1电平由“低”变“高”过程最小死区时间

t_{risedtime} = t_{Q 5 on \min} - t_{Q 4 off} \approx \frac{C_{C 3} V_{Q 5 GS (th) \min}}{I_{D 2 R}} - (R_{5} + R_{6}) C_{2} \ln \frac{V_{out 1} \times \frac{R_{6}}{R_{6} + R_{5}}}{V_{out 1} \times \frac{R_{6}}{R_{6} + R_{5}} - V_{Q 2 be (on)}}

2、当Vout1电平由“高”变“低”时，下管Q5正向偏置，迅速将第二电容C3的电压释放，下管Q5快速截止，若不考虑寄生电容和下管Q5的输入电容，下管Q5的栅-源极电压下降时间几乎忽略不计。

而在此过程中，第一电容C2通过R6和Q1放电，延迟时间为:

t_{Q 4 on} \approx \frac{R_{6} \times R_{5}}{R_{6} + R_{5}} C_{2} \ln \frac{V_{out 1} \times \frac{R_{6}}{R_{6} + R_{5}}}{V_{Q 2 be (on)}}

Vout1电平由“高”变“低”过程死区时间

t_{risedtime} \approx t_{Q 4 on} \approx \frac{R_{6} \times R_{5}}{R_{6} + R_{5}} C_{2} \ln \frac{V_{out 1} \times \frac{R_{6}}{R_{6} + R_{5}}}{V_{Q 2 be (on)}}

Claims

1.MOSFET半桥驱动电路，该MOSFET半桥包括上管和下管，所述的上管为PMOS管，所述的下管为NMOS管，所述PMOS管的源极与半桥驱动电路电源连接，所述PMOS管的漏极与所述NMOS管的漏极连接，所述NMOS管的源极接地；其特征在于，该MOSFET半桥驱动电路包括死区时间控制电路；其中：

所述的死区时间控制电路包括：

第一充放电电路，该第一充放电电路包括第一电阻和第一电容，所述第一电阻的一端为该死区时间控制电路的信号输入端，第一电容的一端与第一电阻的另一端连接，第一电容的另一端接地；

电平转换电路，该电平转换电路的输入端连接于所述第一电阻和第一电容的共接点，输出端与所述PMOS管的栅极连接；

第二充放电电路，该第二充放电电路包括稳压管和第二电容，所述稳压管的负极与第一电阻的一端连接，所述第二电容的一端与该稳压管的正极连接，第二电容的另一端接地；所述NMOS管的栅极连接于所述稳压管与所述第二电容的共接点。

2.如权利要求1所述的MOSFET半桥驱动电路，其特征在于，所述MOSFET半桥驱动电路包括反相电路，所述的反相电路包括第一NPN三极管、基极限流电阻和第一上拉电阻；所述第一NPN三极管的集电极与所述第一上拉电阻串联后与所述的半桥驱动电路电源相连，发射极接地，基极与所述的基极限流电阻串联；

所述第一电阻的一端以及所述稳压管的负极均连接于所述第一NPN三极管的集电极与所述第一上拉电阻的共接点。

3.如权利要求2所述的MOSFET半桥驱动电路，其特征在于，所述的反相电路包括第一滤波电容、第一分压电阻和第一钳位电阻；所述的第一滤波电容与第一分压电阻并联后的一端与所述基极限流电阻的一端连接，该基极限流电阻的另一端与第一NPN三极管的基极连接，所述的第一滤波电容与第一分压电阻并联后的另一端接地；所述第一钳位电阻的一端与所述第一NPN三极管的基极连接，第一钳位电阻的另一端接地。

4.如权利要求1至3中任何一项所述的MOSFET半桥驱动电路，其特征在于，所述的电平转换电路包括第二NPN三极管、第二上拉电阻、第一PNP三极管和第二分压电阻；

所述第二NPN三极管的基极连接于所述第一电阻和第一电容的共接点，第二NPN三极管的集电极与第二上拉电阻的一端连接，第二NPN三极管的发射极接地；所述第一PNP三极管的基极与第二上拉电阻的另一端连接，第一PNP三极管的发射极与所述的半桥驱动电路电源连接，第一PNP三极管的集电极与所述的第二分压电阻串联后接地；所述的PMOS管的栅极连接于该第一PNP三极管的集电极与第二分压电阻的共接点。

5.如权利要求4所述的MOSFET半桥驱动电路，其特征在于，所述的电平转换电路包括第二钳位电阻和第三钳位电阻；

所述第二钳位电阻的一端与第二NPN三极管的基极相连，第二钳位电阻的另一端与第二NPN三极管的发射极相连；所述第三钳位电阻的一端与第一PNP三极管的基极相连，第三钳位电阻的另一端与第一PNP三极管的发射极相连。

6.如权利要求5所述的MOSFET半桥驱动电路，其特征在于，所述的死区时间控制电路包括第一栅极限流电阻、第二栅极限流电阻、第一钳位稳压管和第二钳位稳压管；

所述的第一栅极限流电阻的一端连接于第一PNP三极管的集电极与第二分压电阻的共接点，第一栅极限流电阻的另一端与所述PMOS管的栅极连接；所述第一钳位稳压管的正极与PMOS管的栅极连接，负极与所述半桥驱动电路电源相连；

所述的第二栅极限流电阻的一端连接于所述稳压管与所述第二电容的共接点，第二栅极限流电阻的另一端与所述NMOS管的栅极连接；所述第二钳位稳压管的负极与所述NMOS管的栅极连接，正极接地。

7.如权利要求6所述的MOSFET半桥驱动电路，其特征在于，所述的死区时间控制电路包括第三分压电阻，所述第三分压电阻的一端连接于所述稳压管与所述第二电容的共接点，第三分压电阻的另一端接地。