CN203596731U - 开关电源功率nmos管电流过零和谐振波谷检测电路 - Google Patents
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Abstract
开关电源功率NMOS管电流过零和谐振波谷检测电路，包括输出端与功率NMOS管控制端连接的逻辑驱动电路，所述逻辑驱动电路的输出端还连接一下拉支路，所述下拉支路具备如下功能：在每周期内功率NMOS管栅极下降沿结束后，下拉支路开始持续时间为T1的下拉状态，所述T1不大于开关电源工作周期的5%。采用本实用新型所述的开关电源功率NMOS管电流过零和谐振波谷检测电路，通过对栅极信号的控制和检测即可实现电感电流过零和谐振波谷检测，省去了多个外围元件和减少芯片的引脚，大大降低了芯片和电源系统的成本。
Description
技术领域
本实用新型属于集成电路领域，涉及一种开关电源功率NMOS管电流过零和谐振波谷检测电路。
背景技术
在开关电源管理芯片中，根据电感电流电压工作模式的不同可以分为CCM(连续电流工作模式)，BCM（临界连续电流工作模式）,DCM(断续电流工作模式)以及为了提高效率的QR（准谐振控制模式）等。不同的电源系统设计中会采用不同的工作模式，例如在AC-DC的LED(Light Emitting Diode)照明电源设计中为了更简单方便计算和控制LED的输出电流，有芯片会采用BCM或DCM模式，通过检测电感电流过零可实现对LED的恒流控制，有的芯片为了提高效率会采用QR控制模式，此时需要增加波谷检测。
图1给出了传统的BOOST架构检测方法系统电路图。L1，L2为耦合电感，D0为续流二极管，Q1为Low side功率NMOS开关管，Rfh和Rfl为分压电阻。要实现L1和Np的电感电流过零检测和谐振波谷检测都需要通过ZCD引脚的电压检测输入到控制芯片实现。
BCM工作模式是指在电感或变压器的电流降低为零时产生开启功率管信号，而QR工作模式是指在电感或变压器电流降为零后在功率管的漏端会发生谐波振荡，在谐振波形到达波谷的时候开启功率管。本实用新型针对驱动低侧(low side) NMOS功率开关管一类架构给出新的方法和电路。这类架构可涉及Boost(升压)，Low side Buck(低侧降压)，Flyback(反激)，Low side buck/boost(低侧升/降压)。
图2给出了上述应用图中关键节点的电压和电流波形。控制芯片通过检测ZCD波形的a电压可实现电感电流的过零判断，对谐振波谷的检测则通过芯片内部的波谷检测电路检测ZCD的b点实现。由于芯片为低压控制器，ZCD需要为低压波形，且其波形能够映射LX的波形才可实现检测功能。为了实现ZCD这一功能，三种电路需要增加耦合电感L2或辅助绕组Ns以及分压电阻Rfh和Rf来实现。这额外的元器件增加的电感和变压器的设计复杂度，同时也大幅增加了系统的成本。
实用新型内容
针对现有的芯片为了实现电感电流过零和谐振波谷检测需要增加耦合电感或辅助绕组以及分压电阻，从而造成了增加系统设计复杂度和成本增加的不足，本实用新型提供一种开关电源功率NMOS管电流过零和谐振波谷检测电路。
开关电源功率NMOS管电流过零和谐振波谷检测电路，包括输出端与功率NMOS管控制端连接的逻辑驱动电路，所述逻辑驱动电路包括PWM信号产生器和用于直接驱动功率NMOS栅极且成反相器连接形式的第一PMOS管和第一NMOS管，所述第一PMOS管和第一NMOS管的漏端作为逻辑驱动电路的输出端，所述逻辑驱动电路包括功率栅极反馈回路，所述功率栅极反馈回路包括栅极比较器，所述栅极比较器的两个输入端分别连接功率NMOS管栅极和一基准电压，输出端作为电流过零和谐振波谷检测信号；所述逻辑驱动电路的输出端还连接一下拉支路，所述下拉支路具备如下功能：在每周期内功率NMOS管栅极下降沿结束后，下拉支路开始持续时间为T1的下拉状态，所述T1不大于开关电源工作周期的5%。
对本领域技术人员，实现上述逻辑运算功能容易实现，对复杂逻辑，可以利用硬件编程语言例如VHDL或VERILOG编程生成门级逻辑电路，本发明中上述逻辑功能相当简单，本领域技术人员可以直接根据逻辑关系，利用与门、或门、传输门、触发器等门级电路组合实现。
优选的，所述下拉支路由下拉MOS管和与下拉管栅极连接的第一触发计时器连接，所述第一触发计时器的输入端与PWM信号产生器的输出端连接，所述第一触发计时器检测输入信号的下降沿，并以下降沿为起点，持续时间为T1的高电平输出。
优选的，所述逻辑驱动电路还包括屏蔽电路，所述屏蔽电路具备如下功能：
在T1 结束后，开始持续时间为T2的屏蔽状态，屏蔽状态时，所述栅极比较器的输出信号保持不变。
进一步的，所述屏蔽电路由第一或非门和第二触发计时器组成，所述第一或非门的两个输入端分别连接第二触发计时器和栅极比较器的输出端，所述第一或非门的输出端作为电流过零和谐振波谷检测信号输出端；
所述第二触发计时器的输入端连接第一触发计时器的输出端，所述第二触发计时器检测输入信号的下降沿，并以下降沿为起点，持续时间为T2的高电平输出。
进一步的，触发计时器由第一支路、电容和第二或非门组成，
触发计时器的信号输入端通过第一支路与或非门的第一输入端连接，所述第一支路包括至少3个以上的奇数个连续连接的反相器，所述电容连接在任一反相器的输出端和地之间；
触发计时器的信号输入端还直接与第二或非门的第二输入端连接，所述第二或非门的输出端作为触发计时器的输出端。
本实用新型具有以下有益效果：
采用本实用新型所述的开关电源功率NMOS管电流过零和谐振波谷检测电路，通过对栅极信号的控制和检测即可实现电感电流过零和谐振波谷检测，省去了多个外围元件和减少芯片的引脚，大大降低了芯片和电源系统的成本。
附图说明
图1为BOOST架构下电流过零和谐振波谷检测电路示意图；
图2为BOOST架构下关键节点的波形示意图；
图3示出本实用新型一种具体实施方式示意图；
图4示出本实用新型一种具体实施方式节点波形示意图。
具体实施方式
下面结合附图，对本实用新型的具体实施方式作进一步的详细说明。
如图3所示给出本实用新型一个具体实施方式，逻辑驱动电路由第一触发计时器、第二触发计时器31、PWM比较器33、第三触发计时器32、RS触发器组成。其中第一、第二、第三触发计时器分别产生700、800、20纳秒延时。
Logic模块产生信号A0控制PM1，NM2，模块21的开关，A1控制NM1的开关，A2用于屏蔽一段时间内CMP1比较器的输出。A0为高电平时候，开启PM1管，用于快速开启Q1管，Q1工作在导通状态。A0转为低电平后，PM1关断，Logic产生700ns脉宽的A1电平信号用于开启NM1管，NM1对GATE进行快速放电，Q1被关断，同时NM2和NM3也处于开启状态。A1转为低电平后，NM1关断，GATE仅由NM2下拉关断和模块21进行正电压钳位(D0为肖特基二极管)，电路处于等待过零和波谷检测状态，当电感电流降为零时，LX节点发生谐振，GATE上的电压会变为负电压，CMP1检测GATE的负电压同-30mV基准进行比较实现对过零和波谷的检测。A2用于屏蔽在GATE处于检测等待状态前CMP1的错误输出信号，确保ZCD_Vally_Detect为正确的过零和波谷检测输出。
简单来说，大尺寸管子PM1和NM1实现对Q1的快速开启和关断，在完成快速关断后，将GATE的下拉阻抗增大，等待LX发生谐振，发生谐振时，Q1的Cgd寄生电容会耦合电流至下拉阻抗产生的负电压来触发CMP1比较器实现检测。若不改变下拉阻抗的，直接用NM1的下拉阻抗实现对LX的波形检测，耦合电流在NM1上产生的电压会只有几毫伏，比较器将很难实现正确的检测。
对NM2下拉阻抗的设计应满足下面公式：
RNM1<<RNM2<<1/sCgs 公式(1)
s的频率为谐振频率：
f=2π* 
公式(2)
CLX为LX节点的寄生电容。常见的1/sCgs阻抗通常在千欧姆级别，可设置RNM2为百欧姆级别，在谐振时GATE的等效阻抗可近似认为RNM2。此时GATE上的电压可近似表示为
该电压可实现对LX波形的斜率检测，检测低斜率值即可反映过零和波谷点。
图4给出实际的工作波形。可以看出ZCD_Vally_detect的第一个上升沿反映了电感L1的过零状态点，而第一个下降沿则反映LX的波谷点。A2信号对GATE在等待检测之前的错误的CMP1输出信号进行屏蔽，例如在A1对MN1关断时候，由于MN1的Cgd电荷放电会在GATE上产生负电压误触发CMP1比较器。在LX发生谐振时，GATE被耦合的电压压降正向会被模块21钳位在0.3V(肖特基D0的正向导通压降)，负向会被MN1的漏衬底二极管钳位在0.5V左右，确保了Q1不会被误开启或损坏。
需要指出的是，在本领域的技术人员应该知道，本实用新型中描述的具体电路实施例，仅仅是为了阐述这种通过控制GATE阻抗和检测GATE电压实现过零和波谷检测的方法，具体电路的实施还可有其它多种可能。例如模块21中的钳位电路，当GATE驱动高阈值MOSFET时候，也可采用二极管连接的NPN或者采用钳位的运放等，CMP1的-30mv检测阈值也需根据NM2的阻抗和所采用CMP1是否采用低失调高速比较器来进行优化。
前文所述的为本实用新型的各个优选实施例，各个优选实施例中的优选实施方式如果不是明显自相矛盾或以某一优选实施方式为前提，各个优选实施方式都可以任意叠加组合使用，所述实施例以及实施例中的具体参数仅是为了清楚表述实用新型人的实用新型验证过程，并非用以限制本实用新型的专利保护范围，本实用新型的专利保护范围仍然以其权利要求书为准，凡是运用本实用新型的说明书及附图内容所作的等同结构变化，同理均应包含在本实用新型的保护范围内。
Claims (5)
1.开关电源功率NMOS管电流过零和谐振波谷检测电路，包括输出端与功率NMOS管控制端连接的逻辑驱动电路，所述逻辑驱动电路包括PWM信号产生器和用于直接驱动功率NMOS栅极且成反相器连接形式的第一PMOS管和第一NMOS管，所述第一PMOS管和第一NMOS管的漏端作为逻辑驱动电路的输出端，所述逻辑驱动电路包括功率栅极反馈回路，所述功率栅极反馈回路包括栅极比较器，所述栅极比较器的两个输入端分别连接功率NMOS管栅极和一基准电压，输出端作为电流过零和谐振波谷检测信号；其特征在于，所述逻辑驱动电路的输出端还连接一下拉支路，所述下拉支路具备如下功能：在每周期内功率NMOS管栅极下降沿结束后，下拉支路开始持续时间为T1的下拉状态，所述T1不大于开关电源工作周期的5%。
2. 如权利要求1所述的开关电源功率NMOS管电流过零和谐振波谷检测电路，其特征在于，所述下拉支路由下拉MOS管和与下拉管栅极连接的第一触发计时器连接，所述第一触发计时器的输入端与PWM信号产生器的输出端连接，所述第一触发计时器检测输入信号的下降沿，并以下降沿为起点，持续时间为T1的高电平输出。
3. 如权利要求1所述的开关电源功率NMOS管电流过零和谐振波谷检测电路，其特征在于，所述逻辑驱动电路还包括屏蔽电路，所述屏蔽电路具备如下功能：在T1 结束后，开始持续时间为T2的屏蔽状态，屏蔽状态时，所述栅极比较器的输出信号保持不变。
4. 如权利要求3所述的开关电源功率NMOS管电流过零和谐振波谷检测电路，其特征在于，所述屏蔽电路由第一或非门和第二触发计时器组成，所述第一或非门的两个输入端分别连接第二触发计时器和栅极比较器的输出端，所述第一或非门的输出端作为电流过零和谐振波谷检测信号输出端；所述第二触发计时器的输入端连接第一触发计时器的输出端，所述第二触发计时器检测输入信号的下降沿，并以下降沿为起点，持续时间为T2的高电平输出。
5. 如权利要求2或4所述的开关电源功率NMOS管电流过零和谐振波谷检测电路，其特征在于，触发计时器由第一支路、电容和第二或非门组成，触发计时器的信号输入端通过第一支路与或非门的第一输入端连接，所述第一支路包括至少3个以上的奇数个连续连接的反相器，所述电容连接在任一反相器的输出端和地之间；触发计时器的信号输入端还直接与第二或非门的第二输入端连接，所述第二或非门的输出端作为触发计时器的输出端。
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| CN105403753B (zh) * | 2015-11-26 | 2018-02-06 | 成都启臣微电子股份有限公司 | 一种开关电源初级电感峰值电流辅助采样电路 |
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