CN203504514U - Mos芯片并联均流集成开关及其封装模块 - Google Patents

Mos芯片并联均流集成开关及其封装模块 Download PDF

Info

Publication number
CN203504514U
CN203504514U CN201320633169.1U CN201320633169U CN203504514U CN 203504514 U CN203504514 U CN 203504514U CN 201320633169 U CN201320633169 U CN 201320633169U CN 203504514 U CN203504514 U CN 203504514U
Authority
CN
China
Prior art keywords
mos chip
mos
thermistor
integrated switch
parallel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN201320633169.1U
Other languages
English (en)
Inventor
任航
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
FOSHAN JIECHUANG TECHNOLOGY Co Ltd
Original Assignee
FOSHAN JIECHUANG TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by FOSHAN JIECHUANG TECHNOLOGY Co Ltd filed Critical FOSHAN JIECHUANG TECHNOLOGY Co Ltd
Priority to CN201320633169.1U priority Critical patent/CN203504514U/zh
Application granted granted Critical
Publication of CN203504514U publication Critical patent/CN203504514U/zh
Anticipated expiration legal-status Critical
Withdrawn - After Issue legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Power Conversion In General (AREA)

Abstract

本实用新型公开一种MOS芯片并联均流集成开关及其封装模块，包括有并联的多个MOS芯片，各MOS芯片的栅极均串联有可感应对应MOS芯片工作温度的热敏电阻。封装模块的底板上设有漏极焊接部和触发极焊接部，MOS芯片的源极基板与底板电连接且热连接，热敏电阻紧邻对应的MOS芯片与底板热连接，MOS芯片的漏极和漏极接线端子均与漏极焊接部电连接，热敏电阻串联在MOS芯片的源极和触发极焊接部之间，触发极焊接部与触发极接线端子电连接。由多个并联的MOS芯片构成的集成开关可承载更大的电流，实现并联的MOS芯片动态均流。

Description

MOS芯片并联均流集成开关及其封装模块
技术领域
本实用新型涉及集成电路及其封装模块技术领域。 
背景技术
目前常见的开关管中，一般用快速恢复开关二极管（FRD）、肖特基硅二极管（SBD）等。它们的正向压降约为0.1～1.1V，甚至以上。因此，当电流大时，通态损耗也很大。如果输出电压低于3V，那么在开关变换器的总损耗中，通态损耗达到与FRD或SBD正向压降比较接近的程度。现代高速集成电路的电源电压，降低整流损耗，提高低压输出成为DC/DC变换器效率的关键。低电压功率MOSFET（简称MOS管）的正向压降VF及通态电阻RDS（ON）很小至毫欧级。因此，在低压大电流输出的DC/DC PWM变换器中，为了提高DC/DC PWM变换器的整流效率，可以用正向导通压降为0.1V的功率MOS管代替整流二极管。但现在使用的功率MOS管通常使用单个芯片封装，单管工作电流一般只能达100A级别的工作电流，每个元件的参数差异大，工作电流不能满足大功率用户的需求。大电流场合中目前使用的都是用多管并联使用，由于单管参数的差异和布线的差异，令到各管工作电流不均衡，而导致MOS管烧毁。而多管并联在生产安装中连接麻烦，线路间干扰性大，散热不良，导致整个应用系统结构复杂，可靠性低。 
另外在大电流电子开关应用上，现在用的电子开关存在通态电阻大，电流小等特点，在实际应用上存在很大局限性。 
实用新型内容
本实用新型就是提供了一种具有动态均流的MOS芯片并联均流集成开关及其封装模块。 
本实用新型要解决的问题所采用的技术方案： 
一种MOS芯片并联均流集成开关，包括有并联的多个MOS芯片，各MOS 芯片的栅极均串联有可感应对应MOS芯片工作温度的热敏电阻。 
可优选地，所述热敏电阻为负温度系数热敏电阻。 
本实用新型要解决的问题所采用的另一技术方案： 
MOS芯片并联均流集成开关封装模块，包括有导电导热底板、注封在底板上用于覆盖集成电路的注封部以及露出注封部与集成电路电连接的接线端子，其特征在于：所述底板上固定有均与其绝缘的漏极焊接部和触发极焊接部，MOS芯片的源极基板电连接且热连接固定在底板上，热敏电阻紧邻对应的MOS芯片热连接固定在底板上，MOS芯片的漏极和漏极接线端子均与漏极焊接部电连接，热敏电阻串联在MOS芯片的源极和触发极焊接部之间，触发极焊接部与触发极接线端子电连接。 
可优选地，所述热敏电阻为负温度系数热敏电阻。 
与现有技术相比，本实用新型具有的有益效果：由多个并联的MOS芯片构成的集成开关可承载更大的电流，可有效提高开关电路的输出功率。而串联在MOS芯片栅极的热敏电阻可检测对应MOS芯片的工作温度，当并联的MOS芯片不均流时，发热量大的MOS芯片温度升高，热敏电阻检测到MOS芯片温升后阻值变小，可减少MOS芯片开关时的导通沿和关断沿的时间，亦即降低MOS芯片的开关损耗，从而减少MOS芯片的发热，将热量大的MOS芯片温度降下来，达到并联的MOS芯片均流的目的，而且动态均流控制。本大功率MOS开关模块，实现了在大电流的导通、关断的过程中无触点控制，具有导通电流大，响应快，损耗小，工作可靠等优点。 
附图说明
图1为本实用新型MOS芯片并联均流集成开关的电路图； 
图2为本实用新型MOS芯片并联均流集成开关封装模块的结构示意图。 
具体实施方式
如图1、2所示，一种MOS芯片并联均流集成开关，包括有并联的多个MOS芯片1，各MOS芯片1的栅极G均串联有可感应对应MOS芯片1工作温度的 热敏电阻2。该集成电路可视为一个大功率的具有温度补偿的MOS管，可应用于大电流输出的DC/DC PWM变换器的整流电路中。所有热敏电阻2的输入端并联后可视为MOS管的栅极触发极，所有MOS芯片的漏极D并联后视为MOS管的漏极，所有MOS芯片的源极S并联后视为MOS管的源极。具体的，所述热敏电阻2为负温度系数热敏电阻。 
MOS芯片并联均流集成开关封装模块，包括有导电导热底板3、注封在底板3上用于覆盖集成开关的注封部4以及露出注封部4与集成开关电连接的接线端子。所述底板3上固定有均与其绝缘的漏极焊接部5和触发极焊接部6，漏极焊接部5分两排平行布设，触发极焊接部6布设在两排漏极焊接部5之间。多个MOS芯片1布设在漏极焊接部5和触发极焊接部6之间，MOS芯片1的源极S基板电连接且热连接固定在底板3上。热敏电阻2紧邻对应的MOS芯片1热连接固定在底板3上。MOS芯片1的漏极D和漏极接线端子7均与漏极焊接部5电连接，热敏电阻2串联在MOS芯片1的栅极G和触发极焊接部6之间，触发极焊接部6与触发极接线端子8电连接。底板3作为模块的源极接线端子，整个MOS芯片并联均流集成开关封装模块可视为一个大功率的具有温度补偿的MOS管。具体的，所述热敏电阻2为负温度系数热敏电阻。 
MOS芯片的发热主要是开关损耗所造成的，亦即是发热主要发生在MOS芯片开关时的导通沿和关断沿时间段，通态损耗对MOS芯片的发热影响较小。因此多个MOS芯片并联后，MOS芯片发热的个体差异亦表现在不同的导通沿和关断沿时间。本实用新型通过串联在MOS芯片1的栅极上的热敏电阻2感应对应MOS芯片1的工作温度，检测MOS芯片1的温度变化，来补偿由于MOS芯片1的温度变化而出现的参数漂移。当某个MOS芯片1温度升高时，对应的热敏电阻2阻值下降，MOS芯片1的输入电压升高，减少了MOS芯片1开关时的导通沿和关断沿时间，使得MOS芯片1的发热量减少，改善了MOS芯片1的参数漂移问题，使并联的MOS芯片达到动态均流的目的。 

Claims (4)

1.一种MOS芯片并联均流集成开关，包括有并联的多个MOS芯片，其特征在于：各MOS芯片的栅极均串联有可感应对应MOS芯片工作温度的热敏电阻。
2.根据权利要求1所述的MOS芯片并联均流集成开关，其特征在于：所述热敏电阻为负温度系数热敏电阻。
3.一种根据权利要求1所述的MOS芯片并联均流集成开关封装模块，包括有导电导热底板、注封在底板上用于覆盖集成电路的注封部以及露出注封部与集成电路电连接的接线端子，其特征在于：所述底板上固定有均与其绝缘的漏极焊接部和触发极焊接部，MOS芯片的源极基板电连接且热连接固定在底板上，热敏电阻紧邻对应的MOS芯片热连接固定在底板上，MOS芯片的漏极和漏极接线端子均与漏极焊接部电连接，热敏电阻串联在MOS芯片的源极和触发极焊接部之间，触发极焊接部与触发极接线端子电连接。
4.根据权利要求3所述的MOS芯片并联均流集成开关封装模块，其特征在于：所述热敏电阻为负温度系数热敏电阻。
CN201320633169.1U 2013-10-14 2013-10-14 Mos芯片并联均流集成开关及其封装模块 Withdrawn - After Issue CN203504514U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201320633169.1U CN203504514U (zh) 2013-10-14 2013-10-14 Mos芯片并联均流集成开关及其封装模块

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201320633169.1U CN203504514U (zh) 2013-10-14 2013-10-14 Mos芯片并联均流集成开关及其封装模块

Publications (1)

Publication Number Publication Date
CN203504514U true CN203504514U (zh) 2014-03-26

Family

ID=50335454

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201320633169.1U Withdrawn - After Issue CN203504514U (zh) 2013-10-14 2013-10-14 Mos芯片并联均流集成开关及其封装模块

Country Status (1)

Country Link
CN (1) CN203504514U (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103490755A (zh) * 2013-10-14 2014-01-01 佛山市杰创科技有限公司 Mos芯片并联均流集成开关及其封装模块
CN108682672A (zh) * 2018-04-26 2018-10-19 浙江大学 适用于内部功率开关芯片在短路工况下均热的大功率半导体模块
CN110252145A (zh) * 2019-07-15 2019-09-20 派纳斯有限公司 一种电渗透防水设备和系统

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103490755A (zh) * 2013-10-14 2014-01-01 佛山市杰创科技有限公司 Mos芯片并联均流集成开关及其封装模块
CN108682672A (zh) * 2018-04-26 2018-10-19 浙江大学 适用于内部功率开关芯片在短路工况下均热的大功率半导体模块
CN110252145A (zh) * 2019-07-15 2019-09-20 派纳斯有限公司 一种电渗透防水设备和系统

Similar Documents

Publication Publication Date Title
CN103490755B (zh) Mos芯片并联均流集成开关及其封装模块
Pushpakaran et al. Impact of silicon carbide semiconductor technology in Photovoltaic Energy System
WO2013117091A1 (zh) 无桥功率因数校正电路及其控制方法
CN103208916A (zh) 光伏组件
Passmore et al. A 650 V/150 A enhancement mode GaN-based half-bridge power module for high frequency power conversion systems
CN204190731U (zh) 大功率半导体电路
US20140334208A1 (en) Synchronous rectification in the three-level inverter-converter topologies
CN203504514U (zh) Mos芯片并联均流集成开关及其封装模块
CN105702668A (zh) 同步开关变换器及用于同步开关变换器的集成半导体开关器件
CN104641557A (zh) 半导体装置以及使用该半导体装置的电流检测电路
TWI242928B (en) Electronic circuit using normally-on junction field effect transistor
Kim et al. Practical implementation of a silicon carbide‐based 300 kHz, 1.2 kW hard‐switching boost‐converter and comparative thermal performance evaluation
CN113435090B (zh) 一种基于工况的igbt模块电-热-流体多场耦合仿真方法
Zhong et al. Design & analysis of a novel IGBT package with double-sided cooling
CN104348360A (zh) 电压转换控制器及电压转换电路
CN202583917U (zh) 一种功率模块均压及温控散热的集成电路装置
Beltrame et al. Different optimum designs investigation of DC/DC boost converter applied to the photovoltaic system
CN104465605A (zh) 一种半导体芯片封装结构
US20130322142A1 (en) Multilevel power converter
CN209946257U (zh) 一种基于igbt的饱和压降检测电路
Ando et al. Comparative study of SiC-and Si-based photovoltaic inverters
De Rooij et al. Development of a 1 MHz MOSFET gate-driver for integrated converters
Yujie et al. Fabrication and dynamic switching characteristics of 6.5 kV400A SiC MOSFET module
CN201955393U (zh) 单相导轨式载波电能表
CN205723517U (zh) 一种设有可共用电极大臂的功率模块

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned

Granted publication date: 20140326

Effective date of abandoning: 20170627

AV01 Patent right actively abandoned

Granted publication date: 20140326

Effective date of abandoning: 20170627