CN203397182U - 一种基于arm和fpga实现aisg控制器 - Google Patents

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罗宝填
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Abstract

本实用新型涉及一种基于ARM和FPGA实现AISG控制器，ARM和FPGA通过SPI接口进行通信，ARM为主SPI模式，FPGA为从SPI模式，当需要读取和写入数据时，均由ARM主动发起；FPGA通过UART_TXD、UART_RXD和UART_CE与外部的RS-485芯片对接；ARM用于处理AISG数据链路层的协议；FPGA用于对数据的组帧、解帧、编码、解码和实现RS-485通信。本实用新型有益的效果是：利用无线基站上FPGA剩余的逻辑资源实现AISG控制器能有效降低系统的成本且FPGA的可编程性满足系统升级的要求，能够与更多厂家的无线设备对接。

Description

一种基于ARM和FPGA实现AISG控制器
技术领域
本实用新型涉及天线设备领域，是一种基于ARM和FPGA实现AISG控制器。
背景技术
随着3G和4G网络应用的深入，智能天线采用电调技术成为了必然趋势。
在室外基站的覆盖方式中，2G的GSM、CDMA天线和3G的WCDMA、CDMA2000天线都在大量采用电调天线。这是由于随着网络发展，无线环境越来越复杂，对网络整体规划和优化的频次越来越高，使得对天线垂直面下倾角的调整也越来越频繁。此时采用电调天线将大大提高工作效率，降低人工成本，避免人为失误。电调天线的远程控制标准为AISG协议。在以往的平台中，多数采用PowerPC自带的HDLC控制器对电调天线进行对接。PowerPC整合度高，无须设计复杂的外围电路，但是PowerPC的价格较高，功耗也比较大。ARM处理器最大的优势在于体积小、功耗低、价格低廉，并且提供相当高的性能，ARM和FPGA结合，打造更灵活的嵌入式系统硬件解决方案，能够解决市面上多数ARM处理器都没有自逞HDLC控制器的问题。FPGA灵活硬件设让与处理器的强大软件功能有机地结合在一起，在设计具有复杂算法和控制逻辑的系统时，ARM和FPGA结合优势非常明显。
实用新型内容
本实用新型要解决上述现有技术的缺点，提供一种基于ARM和FPGA实现AISG控制器，来完成对电调天线远程控制。
本实用新型解决其技术问题采用的技术方案：这种基于ARM和FPGA实现AISG控制器，ARM和FPGA通过SPI接口进行通信，ARM为主SPI模式，FPGA为从SPI模式，当需要读取和写入数据时，均由ARM主动发起；FPGA通过UART_TXD、UART_RXD和UART_CE与外部的RS-485芯片对接；ARM用于处理AISG数据链路层的协议，完成对电调天线数据链路层信息的接收和发送，产生发送信息的CRC校验和对接收到的信息进行CRC校验；FPGA用于对数据的组帧、解帧、编码、解码和实现RS-485通信。
FPGA内部包含了HDLC_ENCODE、HDLC_DECODE和UART三个大模块，其中UART模块又分为TX_UART和RX_UART两个模块，UART_CE为RS-485的方向选择，由UART模块产生；TX_UART和HDLC_DECODE模块中还有FIFO用于数据的储存。
在发送方向，ARM把要发送的信息通过SPI接口发送到FPGA，FPGA根据HDLC协议对数据组帧和编码，再用RS-485模块发送出去；在接收方向，FPGA中的RS-485模块对物理层数据进行接收，然后根据HDLC协议解帧、解码，ARM检测到FPGA中有数据，再接收FPGA中的数据。
RS-485采用半双工的模式，RS-485模块默认为接收模式，只有在有数据要发送且没有数据可接收的情况下，才切换到发送模式。
FPGA在处理HDLC组帧、编码、解帧、解码、TX_UART和RX_UART的时钟频率均为2.4576MHz。
这种基于ARM和FPGA实现AISG控制器的控制方法，ARM处理AISG数据链路层的协议，完成对电调天线数据链路层信息的接收和发送，产生发送信息的CRC校验和对接收到的信息进行CRC校验；FPGA对数据的组帧、解帧、编码、解码和实现RS-485通信；在发送方向，ARM把要发送的信息通过SPI接口发送到FPGA，FPGA根据HDLC协议对数据组帧和编码，再用RS-485模块发送出去；在接收方向，FPGA中的RS-485模块对物理层数据进行接收，然后根据HDLC协议解帧、解码，ARM检测到FPGA中有数据，再接收FPGA中的数据。
本实用新型有益的效果是：本实用新型适用于无线基站和天线设备(ALD)，如塔顶放大器(TMA)和远程电动倾斜(RET)天线的远程控制。利用无线基站上FPGA剩余的逻辑资源实现AISG控制器能有效降低系统的成本且FPGA的可编程性满足系统升级的要求，能够与更多厂家的无线设备对接。基于ARM和FPGA实现AISG控制器能够远程监控、诊断和调试塔上更多、更广泛的天线设备。
附图说明
图1是本实用新型ARM和FPGA的互联示意图
图2是本实用新型FPGA内部模块和互联图
图3是本实用新型FPGA内部HDLC组帧和编码的FSM图
图4是本实用新型FPGA内部HDLC解帧和解码的FSM图
图5是本实用新型FPGA内部HDLC模块（包括组帧和解帧）与UART模块之间的接口时序图
图6是本实用新型ARM接收FPGA的时序图和ARM接收数据流程图
图7是本实用新型ARM发送数据到FPGA的时序图和ARM发送数据流程图
具体实施方式
下面结合附图对本实用新型作进一步说明：
图1是本实用新型ARM和FPGA互联示意图。其中ARM和FPGA通过SPI接口进行通信，ARM为主SPI模式，FPGA为从SPI模式，当需要读取和写入数据时，均由ARM主动发起。FPGA通过UART_TXD、UART_RXD和UART_CE与外部的RS-485芯片对接。
图2是本实用新型FPGA内部模块和互联图。FPGA内部包含了HDLC_ENCODE、HDLC_DECODE和UART三个大模块，其中UART模块又分为TX_UART和RX_UART两个模块，UART_CE为RS-485的方向选择，由UART模块产生；TX_UART和HDLC_DECODE模块中还有FIFO用于数据的储存。
图3和图4是本实用新型FPGA内部HDLC组帧和解帧的FSM图。HDLC帧以0x7e为帧头、帧尾，如果HDLC帧中间出现0x7d和0x7e用0x7d、0x5d和0x7d、0x5e代替，防止对帧格式的误判。
图5是本实用新型FPGA内部HDLC组帧和解帧模块与UART模块之间的接口时序图。UART模块和HDLC组帧和解帧模块均采用data_en为1时，data_in有效的方式。data_en和data_in有效时间均为一个2.4576M时钟周期。
图6是本实用新型ARM接收FPGA的时序图和ARM接收数据流程图。由ARM主动发起，以下为ARM接收FPGA结合图6流程描述。
a)判断tx_cpu_flag是否为0，是即有数据需要接收；
b)发送tx_cpu_data_flag=1；
c)读取tx_cpu_data_length，读取要读取数据帧的长度；
d)tx_cpu_data_en发送一个上升沿；
e)读取tx_cpu_data
f)重新把tx_cpu_data_en设置为0
g)根据c中读取的数据帧长度判断是否读完。读完，即跳到h；未读完，即循环d、e、f直到数据读取完成。
h)设置tx_cpu_data_flag为0
i)结束
图7是本实用新型ARM发送数据到FPGA的时序图和ARM发送数据流程图。由ARM主动发起，以下为ARM发送数据到FPGA结合图7的流程描述。
a)向FPGA写入要发送的数据长度，rx_cpu_data_length
b)向FPGA写入要发送的数据，rx_cpu_data
c)把rx_cpu_data_en设置为0–1–0，让FPGA接收到一个rx_cpu_data_en的上升沿和下降沿
d)判断是否完成发送。如果完成，即跳到e；未完成即重复b和c。
e)把rx_cpu_data_length设置为0
f)结束。
除上述实施例外，本实用新型还可以有其他实施方式。凡采用等同替换或等效变换形成的技术方案，均落在本实用新型要求的保护范围。

Claims (3)

1.一种基于ARM和FPGA实现AISG控制器，其特征是：ARM和FPGA通过SPI接口进行通信，ARM为主SPI模式，FPGA为从SPI模式，当需要读取和写入数据时，均由ARM主动发起；FPGA通过UART_TXD、UART_RXD和UART_CE与外部的RS-485芯片对接；ARM用于处理AISG数据链路层的协议，完成对电调天线数据链路层信息的接收和发送，产生发送信息的CRC校验和对接收到的信息进行CRC校验；FPGA用于对数据的组帧、解帧、编码、解码和实现RS-485通信。
2.根据权利要求1所述的基于ARM和FPGA实现AISG控制器，其特征是：FPGA内部包含了HDLC_ENCODE、HDLC_DECODE和UART三个大模块，其中UART模块又分为TX_UART和RX_UART两个模块，UART_CE为RS-485的方向选择，由UART模块产生；TX_UART和HDLC_DECODE模块中还有FIFO用于数据的储存。
3.根据权利要求1所述的基于ARM和FPGA实现AISG控制器，其特征是：在发送方向，ARM把要发送的信息通过SPI接口发送到FPGA，FPGA根据HDLC协议对数据组帧和编码，再用RS-485模块发送出去；在接收方向，FPGA中的RS-485模块对物理层数据进行接收，然后根据HDLC协议解帧、解码，ARM检测到FPGA中有数据，再接收FPGA中的数据。
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