CN203135897U

CN203135897U - 一种cmmb激励器硬件系统

Info

Publication number: CN203135897U
Application number: CN 201220631978
Authority: CN
Inventors: 郝禄国; 杨建坡; 曾文彬; 余嘉池; 张小霞
Original assignee: Allwin Telecommunication Co Ltd
Current assignee: Allwin Telecommunication Co Ltd
Priority date: 2012-11-23
Filing date: 2012-11-23
Publication date: 2013-08-14
Anticipated expiration: 2022-11-23

Abstract

本实用新型公开了一种CMMB激励器硬件系统，包括CMMB激励器模块，所述CMMB激励器模块连接有监控模块，并由电源模块供电。本发明实现当GPS信号无法接收或GPS丢失后再恢复时，可自动切换内、外部参考时钟；除ASI数据输入格式之外，兼容现有的IP网络数据输入格式，输入数据格式多样化；利用零中频与中频技术相结合技术抑制带内、外杂散，优化DPD效果，克服了传统方案中的缺点，降低了硬件成本和硬件功耗，同时减少板子空间从而增加了机箱放置的灵活性；同时，开发成本和开发周期的减少也有利于设备生产。本发明作为一种CMMB激励器硬件系统可广泛应用于通信领域。

Description

一种CMMB激励器硬件系统

技术领域

本实用新型涉及通信领域，尤其是一种CMMB激励器硬件系统。

背景技术

随着科技的发展，传统的模拟信号移动电视及模拟音频广播已不能满足大众需求。作为广播电视的补充和延伸，新兴的中国移动多媒体广播（CMMB）通过无线广播电视覆盖网向各种便携式中端设备提供数字音视频和信息服务，大有替代传统无线广播的趋势。而CMMB激励器硬件系统是实现CMMB发射机硬件系统的核心，与发射台发出的信号质量直接相关。

现有技术方案中，数据由ASI接口输入，经过信道编码，GPS同步及DPD模块后发送信号，为避开CMMB（470MHZ~798MHZ）带内杂散，射频小信号采用两级混频，但是这种方法使得硬件成本过高且板空间过大，不利于生产。其中操作系统平台较传统，开发成本高，周期长，不利于短期内开发。

术语解释：

GPS（Global Positioning System）：全球定位系统；

CMMB（China Mobile Multimedia Broadcasting ）：中国移动多媒体广播；

ASI（Asynchronous Serial Interface ）：异步串行接口；

RJ45（Registered Jack-Type 45）：双绞线电缆连接的物理接口；

RS232（Recommended standard 232）：异步传输标准接口；

PPS（Pulse Per Second）：秒脉冲；

IP（Internet Protocol ）：网络互联协议；

FPGA（Field－Programmable Gate Array）：现场可编程门阵列；

SDRAM（Synchronous Dynamic Random Access Memory）：同步动态随机存储器；

LCD（Liquid Crystal Display）：液晶显示器；

ADC(Analog-to-Digital Converter)：模数转换器；

DAC(Digital-to-Analog Converter)：数模转换器；

EPROM(Erasable Programmable Read-Only Memory): 可擦除可编程的只读内存；

EEPROM(Electrically Erasable Programmable Read-Only Memory)：电可擦可编程只读存储器；

FLASH(Flash Memory): 闪存；

IQ（IN phase Orthogonal）：同相正交；

IO(Input Output)：输入输出；

JTAG(Joint Test Action Group)：联合测试行为组织；

UART（Universal Asynchronous Receiver/Transmitter）：通用异步接收/发送装置；

PLL(Phase Locked Loop)：锁相环；

SPI(Serial Peripheral Interface): 串行外围设备接口；

VCO(Voltage Controlled Oscillator)：压控制振荡器；

OCXO(Oven Controlled Crystal Oscillator)：恒温槽控制晶体振荡器；

DPD（Digital predistortion）：数字预失真；

BNC（Bayonet Nut Connector）：同轴电缆的连接器；

LED（ Light-Emitting Diode）：发光二极管；

PMS（Packet Multiplexing Stream）：打包复用流；

IC(Integrated Circuit)：集成电路芯片；

LDO（Low Dropout Regulator）：低压差线性稳压器；

DDR（ Double Data Rate）双倍数据速率

TOD(Time of Day)：时间日期信息。

实用新型内容

为了解决上述技术问题，本实用新型的目的是提供一种抑制CMMB带内杂散、具有内、外部参考始终自动切换功能和具有多样化输入数据格式的CMMB激励器硬件系统，其硬件成本低、板空间小、开发周期短。

本实用新型所采用的技术方案是：一种CMMB激励器硬件系统，其特征在于：包括CMMB激励器模块，所述CMMB激励器模块连接有监控模块。

进一步，所述CMMB激励器模块还连接有电源模块，所述电源模块包括有开关电源，所述开关电源的输出端连接有电压转换电路的输入端。

进一步，所述CMMB激励器模块包括有解码子模块、数字编码及调制子模块、数字预失真处理子模块、时钟子模块、上变频子模块、下变频子模块，所述解码子模块的解码输出端连接至数字编码及调制子模块的解码输入端，所述数字编码及调制子模块与数字预失真处理子模块连接，所述时钟子模块的输出端分别连接至上变频子模块的输入端和下变频子模块的输入端，所述下变频子模块的输出端连接至数字预失真处理子模块的第一输入端，所述数字预失真处理子模块的输出端连接至上变频子模块的另一输入端，所述监控模块的第一输出端连接至数字编码及调制子模块的第一输入端，所述监控模块的第二输出端连接至数字预失真处理子模块的第二输入端。

进一步，所述监控模块包括有ARM7芯片，所述ARM7芯片连接有监控面板，所述ARM7芯片的第一输出端连接至数字编码及调制子模块的第一输入端，所述ARM7芯片的第二输出端连接至数字预失真处理子模块的第二输入端。

进一步，所述解码子模块包括有第一ASI解码器、第二ASI解码器、巴伦转换器和以太网芯片，所述巴伦转换器的第一差分信号输出端连接至第一ASI解码器的输入端，所述第一ASI解码器的输出端连接至数字编码及调制子模块的解码输入端的第一端口，所述巴伦转换器的第二差分信号输出端连接至第二ASI解码器的输入端，所述第二ASI解码器的输出端连接至数字编码及调制子模块的解码输入端的第二端口，所述以太网芯片的输出端连接至数字编码及调制子模块的解码输入端的第三端口。

进一步，所述时钟子模块包括有时钟芯片、时钟自动切换子模块、恒温槽控制晶体振荡器、GPS输入时钟，所述恒温槽控制晶体振荡器的输出端和GPS输入时钟的输出端均通过时钟自动切换子模块连接至时钟芯片的输入端。

进一步，所述上变频子模块包括有模拟上变频器、数模转换器和第二锁相环，所述第二锁相环的输出端连接至模拟上变频器的输入端，所述数字预失真处理子模块的输出端通过数模转换器连接至模拟上变频器的另一输入端。

进一步，所述下变频子模块包括有输入切换电路、模拟下变频器、模数转换器和第一锁相环，所述输入切换电路的输出端依次通过模拟下变频器和模数转换器连接至数字预失真处理子模块的第一输入端，所述第一锁相环的输出端连接至模拟下变频器的另一输入端。

本实用新型的有益效果是：系统内时钟实现自动切换，当由于天气等原因引起的GPS信号无法接收时或GPS丢失后再恢复时，可自动切换内、外部参考时钟；除ASI数据输入格式之外，兼容现有的IP网络数据输入格式，输入数据格式多样化大大减少硬件开发成本；由于CMMB激励器硬件系统应符合CMMB全频段要求（470MHZ~798MHZ），利用零中频与中频技术相结合技术抑制带内、外杂散，优化DPD效果，克服了传统方案中，经DAC输出上变频后，射频小信号采用二次混频来抑制带外杂散，降低了硬件成本和硬件功耗，同时减少了板子空间从而增加了机箱放置的灵活性；同时，开发成本和开发周期的减少也有利于设备生产。

附图说明

图1是一种CMMB激励器硬件系统的框架图；

图2是一种CMMB激励器硬件系统的模块连接图；

图3 是一种CMMB激励器硬件系统的机箱结构。

具体实施方式

下面结合附图对本实用新型的具体实施方式作进一步说明：

参照图1，一种CMMB激励器硬件系统，包括CMMB激励器模块，所述CMMB激励器模块连接有监控模块。其机箱结构图如图3所示。

参照图1和图2，进一步作为优选的实施方式，所述CMMB激励器模块还连接有电源模块，所述电源模块包括有开关电源，所述开关电源的输出端连接有电压转换电路的输入端。

内部电源电路设计的电源输入电压范围为6V-20V。实际工作中，12V或者9V电源从外部输入，数字部分通过2路DC-DC开关电源分别输出1.2V和3.3V电压，芯片型号可分别选用TPS54331和TPS54620，其他数字电压如2.5V，1.8V，1.2V等由3.3V电压通过LDO电源芯片转换。模拟部分电路则由12V转5.5V电源芯片及5.5V转5V电源芯片构成，其型号可分别选用LM22676-ADJ和 LP38501。各芯片的输出均接有LED指示灯，标示着芯片处于正常工作状态。

实际电路中，12V/9V转3.3V主要供给数字电路部分3.3V，12V/9V转1.2V供给板上FPGA内核电压，5.5V转5V主要供给板上时钟子模块及解码子模块，3.3V转2.5V及3.3V转1.8V电源电路，3.3V转2.5V及3.3V转1.8V主要供给板上DAC及ADC的数字电压，12V/9V转5.5V电源电路，12V/9V转5.5V为锁相环电压及模拟5V电压的输入电压，5.5V转5V电源电路为射频链路混频器、放大管等模拟器件供电电压。

参照图2，进一步作为优选的实施方式，所述CMMB激励器模块包括有解码子模块、数字编码及调制子模块、数字预失真处理子模块、时钟子模块、上变频子模块、下变频子模块，所述解码子模块的解码输出端连接至数字编码及调制子模块的解码输入端，所述数字编码及调制子模块与数字预失真处理子模块连接，所述时钟子模块的输出端分别连接至上变频子模块的输入端和下变频子模块的输入端，所述下变频子模块的输出端连接至数字预失真处理子模块的第一输入端，所述数字预失真处理子模块的输出端连接至上变频子模块的另一输入端，所述监控模块的第一输出端连接至数字编码及调制子模块的第一输入端，所述监控模块的第二输出端连接至数字预失真处理子模块的第二输入端。

其中数字编码及调制子模块和数字预失真处理子模块均使用FPGA实现。FPGA外围电路设计，根据FPGA工作原理，FPGA采用了逻辑单元阵列LCA（Logic Cell Array）内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的外部引脚都是可配置的，即在设计上只需要通过改变烧入FPGA的程序即可改变FPGA的引脚功能。

FPGA1（数字编码及调制子模块）的IO口在内部分为8个BANK，本设计FPGA1可采用的型号有EP4CGX150F23C8N，其管脚数为484个，为484脚的BGA封装，8个BANK的可用IO口在本方案是有余的，本方案在设计上为考虑PCB布局布线的方便性，数据口只用到FPGA的最外3层的IO口，其中BANK3 分配给两组ASI数据总线及GPS输入时钟控制线，BANK4，BANK5和BANK6部分接口分配给SDRAM，GPS输入时钟输入,其中BANK6部分接口分配给IP部分数据总线， BANK7和BANK8分配FPGA1与FPGA2之间的数据总线，通信时钟及部分IP数据总线，FPGA1具体如何分配如下所示。

FPGA2（数字预失真处理子模块）的IO口在内部分为4个BANK，本设计FPGA2可采用的型号有XC6SLX150T-3FGG484I，其管脚数为484个，为484脚的BGA封装，4个BANK的可用IO口在本方案是有余的，本方案在设计上为考虑PCB布局布线的方便性，数据口只用到FPGA的最外3层的IO口，其中BANK3 为DDR内核与外部DDR的专用接口，BANK0和BANK1分配给FPGA1与FPGA2通信数据总线及ADC数据总线，其中BANK2分配给DAC数据总线，功率检测和射频链路数控衰减器控制线。

参照图2，进一步作为优选的实施方式，所述监控模块包括有ARM7芯片，所述ARM7芯片连接有监控面板，所述ARM7芯片的第一输出端连接至数字编码及调制子模块的第一输入端，所述ARM7芯片的第二输出端连接至数字预失真处理子模块的第二输入端。

本方案可使用一个ARM7芯片（Atmel公司的AT91SAM7X256）来实现整个系统的管理控制，包括各芯片的使能作用，芯片的初始化配置，系统的功率控制，与各芯片的通信，与监控板通信，与外部通信等功能，其中该芯片的使能作用和系统的功率控制由普通IO口来完成，该芯片的初始化配置由SPI口完成，与监控面板通信用UART口和两组8位数据口完成，与外部通信功能由2组RS485来完成。系统为增加内存，在外部扩展了一块EEPROM， ARM7的调试口用JTAG接口。为了能够实时监控板上的温度，还添加了一个温度传感器TMP36。

参照图2，进一步作为优选的实施方式，所述解码子模块包括有第一ASI解码器、第二ASI解码器、巴伦转换器和以太网芯片，所述巴伦转换器的第一差分信号输出端连接至第一ASI解码器的输入端，所述第一ASI解码器的输出端连接至数字编码及调制子模块的解码输入端的第一端口，所述巴伦转换器的第二差分信号输出端连接至第二ASI解码器的输入端，所述第二ASI解码器的输出端连接至数字编码及调制子模块的解码输入端的第二端口，所述以太网芯片的输出端连接至数字编码及调制子模块的解码输入端的第三端口。

考虑到码流热备份功能，在设计上CMMB激励器采用双路ASI输入设计，码流信号由BNC接头输入经过巴伦转换器转换成差分信号输入，经由芯片内部10B/8B解码模块后传输给FPGA1处理， VCO提供模块所需的27MHz时钟。

参照图2，进一步作为优选的实施方式，所述时钟子模块包括有时钟芯片、时钟自动切换子模块、恒温槽控制晶体振荡器、GPS输入时钟，所述恒温槽控制晶体振荡器的输出端和GPS输入时钟的输出端均通过时钟自动切换子模块连接至时钟芯片的输入端。

在时钟子模块的电路设计中，此时钟子模块输出为业务时钟，提供系统同步时钟，包括提供FPGA数字运算及处理时钟、ADC/DAC的采样时钟、锁相环参考时钟等。由于CMMB激励器系统的业务时钟对时钟源的频率精度、稳定度和相噪指标要求较高，因此系统时钟参考源采用10MHz高精度OCXO和外部GPS输入时钟兼容的设计，OCXO频率准确度可通过高精度串行DAC对其进行调节。两路10MHz时钟参考源通过自动控制开关切换选择供给AD9516锁相后提供系统各个模块的时钟信息，做到内外部系统时钟切换智能化。此外，时钟子模块中时间信息解析模块（GPS TOD）的输出端通过RS232接口连接至FPGA1的时钟恢复输入端。

参照图2，进一步作为优选的实施方式，所述上变频子模块包括有模拟上变频器、数模转换器和第二锁相环，所述第二锁相环的输出端连接至模拟上变频器的输入端，所述数字预失真处理子模块的输出端通过数模转换器连接至模拟上变频器的另一输入端。

本方案设计的数模转换器（DAC）可采用芯片AD9788，DAC模块的输入信号由FPGA2提供，经过模数转换后输出信号传输到模拟链路进行上变频处理，模块时钟信号以及供电分别由AD9516和电源模块提供，芯片配置则通过ARM7的SPI完成。AD9788是转换率高达800MSPS的双通道16位DAC芯片。其中功率检测采用高精度功率检测管将模拟信号转换成电平信号，再经过串行AD采样给FPGA2处理，由于功率检测在射频输出末级反馈且检测管精度较高，因此检测功率误差在0.5dB以内。

参照图2，进一步作为优选的实施方式，所述下变频子模块包括有输入切换电路、模拟下变频器、模数转换器和第一锁相环，所述输入切换电路的输出端依次通过模拟下变频器和模数转换器连接至数字预失真处理子模块的第一输入端，所述第一锁相环的输出端连接至模拟下变频器的另一输入端。

本方案设计的模数转换器（ADC）可采用芯片ADS5517，信号由射频反馈链路输入，输出信号传送到数字预失真处理子模块，芯片数据采样时钟以及供电分别由AD9516与电源模块供给，芯片配置则通过ARM7芯片的SPI完成。ADS5517是采样率高达200MSPS的11位数模转换芯片。

由于本系统设计采用零中频与中频技术相结合的方法滤除杂散优化DPD效果，故采用两个锁相环链路分别给上、下变频链路提供参考本振。锁相环的参考频率由时钟子模块提供，环路滤波器的带宽采用1MHz，压控振荡器VCO出来的信号经过一个放大管，把信号放大14dB，正向参考本振输出经过800MHZ低通滤波给上变频电路提供参考本振。反馈链路参考本振输出则经过1500MHZ低通滤波给下变频电路提供参考本振。为抑制带外杂散，反馈链路包括线性校正和反馈输入（非线性校正输入），下变频后均采用中频输入抑制直流信号，优化DPD效果。为了使上变频子模块的输出功率足够大（-10dB~+10dB），后级采用0.5W小功率功放管输出，型号为BT05CV。

参照图2，本方案中CMMB激励器硬件系统的工作流程如下：码流经由BNC接口输入到ASI解码芯片进行解码，解码后输出给FPGA1，或者经由RJ45接口输入到以太网芯片解出并行数据后输出给FPGA1，调用FPGA1内核进行8B/10B解码；在FPGA1中对其实现信道编码形成IQ两路数据传送给FPGA2实现DPD预失真功能。FPGA2输出数字信号经由DAC以及上变频子模块后进行相应频点输出。DPD反馈射频信号由反馈链路接收下变频后，经过ADC送入FPGA2实现数字预失真算法及线性校正。其中使用时钟子模块实现系统同步。

以上是对本实用新型的较佳实施进行了具体说明，但本实用新型创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可以作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims

1.一种CMMB激励器硬件系统，其特征在于：包括CMMB激励器模块，所述CMMB激励器模块连接有监控模块；所述CMMB激励器模块包括有解码子模块、数字编码及调制子模块、数字预失真处理子模块、时钟子模块、上变频子模块、下变频子模块，所述解码子模块的解码输出端连接至数字编码及调制子模块的解码输入端，所述数字编码及调制子模块与数字预失真处理子模块连接，所述时钟子模块的输出端分别连接至上变频子模块的输入端和下变频子模块的输入端，所述下变频子模块的输出端连接至数字预失真处理子模块的第一输入端，所述数字预失真处理子模块的输出端连接至上变频子模块的另一输入端，所述监控模块的第一输出端连接至数字编码及调制子模块的第一输入端，所述监控模块的第二输出端连接至数字预失真处理子模块的第二输入端。

2.根据权利要求1所述的一种CMMB激励器硬件系统，其特征在于：所述CMMB激励器模块还连接有电源模块，所述电源模块包括有开关电源，所述开关电源的输出端连接有电压转换电路的输入端。

3.根据权利要求1所述的一种CMMB激励器硬件系统，其特征在于：所述监控模块包括有ARM7芯片，所述ARM7芯片连接有监控面板，所述ARM7芯片的第一输出端连接至数字编码及调制子模块的第一输入端，所述ARM7芯片的第二输出端连接至数字预失真处理子模块的第二输入端。

4.根据权利要求1所述的一种CMMB激励器硬件系统，其特征在于：所述解码子模块包括有第一ASI解码器、第二ASI解码器、巴伦转换器和以太网芯片，所述巴伦转换器的第一差分信号输出端连接至第一ASI解码器的输入端，所述第一ASI解码器的输出端连接至数字编码及调制子模块的解码输入端的第一端口，所述巴伦转换器的第二差分信号输出端连接至第二ASI解码器的输入端，所述第二ASI解码器的输出端连接至数字编码及调制子模块的解码输入端的第二端口，所述以太网芯片的输出端连接至数字编码及调制子模块的解码输入端的第三端口。

5.根据权利要求1所述的一种CMMB激励器硬件系统，其特征在于：所述时钟子模块包括有时钟芯片、时钟自动切换子模块、恒温槽控制晶体振荡器、GPS输入时钟，所述恒温槽控制晶体振荡器的输出端和GPS输入时钟的输出端均通过时钟自动切换子模块连接至时钟芯片的输入端。

6.根据权利要求1所述的一种CMMB激励器硬件系统，其特征在于：所述上变频子模块包括有模拟上变频器、数模转换器和第二锁相环，所述第二锁相环的输出端连接至模拟上变频器的输入端，所述数字预失真处理子模块的输出端通过数模转换器连接至模拟上变频器的另一输入端。

7.根据权利要求1所述的一种CMMB激励器硬件系统，其特征在于：所述下变频子模块包括有输入切换电路、模拟下变频器、模数转换器和第一锁相环，所述输入切换电路的输出端依次通过模拟下变频器和模数转换器连接至数字预失真处理子模块的第一输入端，所述第一锁相环的输出端连接至模拟下变频器的另一输入端。