CN203104497U

CN203104497U - 数字化继电保护测试装置

Info

Publication number: CN203104497U
Application number: CN 201320029803
Authority: CN
Inventors: 黄勇; 陆伟; 张鹏
Original assignee: Wuhan Zhongyuan Huadian Science & Technology Co Ltd
Current assignee: Wuhan Zhongyuan Huadian Science & Technology Co Ltd
Priority date: 2013-01-21
Filing date: 2013-01-21
Publication date: 2013-07-31
Anticipated expiration: 2023-01-21

Abstract

本实用新型涉及数字化继电保护测试装置，包括中央处理器CPU、复杂可编程逻辑器件CPLD、存储器、现场可编程门阵列FPGA、通用异步接收/发送装置UART、千兆光纤以太网模块、电以太网模块，所述的存储器为Flash存储器和DDR2存储器，其特征在于：CPU分别与CPLD、DDR2存储器、通用异步接收/发送装置UART、FPGA、电以太网模块相连，Flash存储器与CPLD相连，FPGA与千兆光纤以太网模块相连。本实用新型能够同时输出的SMV控制块数目、SMV控制块通道的数目和SMV控制块频率，决定了其能够模拟的电力系统的规模。

Description

数字化继电保护测试装置

技术领域

本实用新型涉及一种数字化继电保护测试装置，主要适用于符合IEC61850通信规约的数字化变电站或者电力系统自动装置。

背景技术

电力系统在运行过程中，可能发生各种故障和不正常运行状态，特别是如果发生了各种型式的短路故障，将有可能造成很严重的后果，例如元件损坏、局部地区停电、整个系统崩溃等。因此，在电力系统中，除应采取各项积极措施消除或者减少发生故障的可能性外，还应该装设继电保护装置，在故障发生的时候快速且有选择性的切除故障部分，以保证电力系统的安全。为保证继电保护装置及其系统能在长期的运行过程中可靠正确的工作，在研制生产、设备安装、定值整定、定期维护的各个阶段，都需要对其进行各种试验以校验其性能。用来进行相应的继电保护装置及系统测试的工具就是继电保护测试装置，而且随着智能电网的发展，继电保护测试装置也由传统的模拟式转化为现在的数字化继电保护测试装置。

作为智能电网的核心内容之一，数字化变电站的研究和建设规模也将得到极大的发展。在数字化变电站中，各一次设备、二次设备之间的连接全部采用高速的网络通信，二次设备的制造全部基于标准化、模块化的设计，数据、资源的共享得到最大化。与之相对应的，对数字化变电站的设备和系统的测试方法、测试设备也提出了新的需要，传统的基于模拟量的测试方法和设备已不能满足需求。针对以上需求，数字化继电保护测试装置应运而生，并且伴随着智能电网的发展也要不断进步。

发明内容

本实用新型的目的在于研制了一种应用于对符合IEC 61850通信规约的数字化变电站或者电力系统自动装置进行测试的数字化继电保护测试装置。本装置的功能是模拟电力系统一次设备的运行，输出电压、电流数据给被测设备，通过监测被测设备的响应实时修改输出数据，并记录整个测试过程以校验被测设备的性能。

数字化继电保护测试装置，包括中央处理器CPU、复杂可编程逻辑器件CPLD、存储器、现场可编程门阵列FPGA、通用异步接收/发送装置UART、千兆光纤以太网模块、电以太网模块，所述的存储器为Flash存储器和DDR2存储器，其特征在于：CPU分别与CPLD、DDR2存储器、通用异步接收/发送装置UART、FPGA、电以太网模块相连，Flash存储器与CPLD相连，FPGA与千兆光纤以太网模块相连。

所述的千兆光纤以太网模块由千兆以太网控制器、千兆光纤以太网物理层芯片和光纤收发器组成，千兆以太网控制器安装在FPGA内，千兆光纤以太网物理层芯片通过接口与千兆以太网控制器相连，光纤收发器与千兆光纤以太网物理层芯片相连。

所述的电以太网模块为上、下位机通讯的接口，由电以太网控制器和电以太网物理层组成，电以太网控制器安装CPU内并与电以太网物理层相连，电以太网物理层通过RJ45与外部器件相连。

所述的Flash存储器容量为256Mbit，所述的DDR2存储器由4片 X161G DDR2扩展为64位DDR2。

所述的UART为两个，两个UART都与CPU相连。

所述的FPGA设有八个光纤以太网接口，每个接口能与一个千兆光纤以太网物理层芯片相连。

本实用新型还包括LED灯， LED灯与CPLD相连。

本装置结构上以CPU、FPGA、DDR2存储器为核心，再加上CPLD、UART、光纤以太网物理层芯片等外围器件组成。CPU主要完成测试流程控制、测试数据实时计算、生成测试报告等任务；DDR2存储器主要负责运行数据的高速存取；FPGA主要完成网络报文的编解码、网络报文的收发控制等任务。

本装置具有以下特点：

具有八个光纤以太网接口，并且可以同时输出采样值 (SMV)控制块报文；每个SMV控制块可配置为最大32个通道，最高频率为12.8kHz；每个光纤以太网接口可以同时输出最多5个32通道、12.8kHz的SMV控制块报文，所有光纤以太网接口能同时输出的32通道、12.8kHz的SMV控制块报文之和最大可以达到10个；可模拟4个开出量和8个开入量，开关量可配置为硬接点或GOOSE控制块报文。

本实用新型能够同时输出的SMV控制块数目、SMV控制块通道的数目和SMV控制块频率，决定了其能够模拟的电力系统的规模。

附图说明

图1为本实用新型的结构图。

图2为本实用新型的SMV控制块发送流程图。

图3为本实用新型的开关量收发原理结构图。

具体实施方式

结合附图对本实用新型作进一步的描述。

如图1所示，本实用新型包括中央处理器CPU、复杂可编程逻辑器件CPLD、存储器、现场可编程门阵列FPGA、两个通用异步接收/发送装置UART、千兆光纤以太网模块、电以太网模块、LED灯，所述的存储器为Flash存储器和DDR2存储器，CPU分别与CPLD、DDR2存储器、两个通用异步接收/发送装置UART、FPGA、电以太网模块相连，Flash存储器、LED灯与CPLD相连，FPGA与千兆光纤以太网模块相连，所述的千兆光纤以太网模块由千兆以太网控制器、千兆光纤以太网物理层芯片和光纤收发器组成，千兆以太网控制器安装在FPGA内，千兆光纤以太网物理层芯片通过接口与千兆以太网控制器相连，光纤收发器与千兆光纤以太网物理层芯片相连；所述的电以太网模块为上、下位机通讯的接口，由电以太网控制器和电以太网物理层组成，电以太网控制器安装在CPU内并与电以太网物理层相连，电以太网物理层通过RJ45与外部器件相连。

所述的FPGA设有八个光纤以太网接口，每个接口能与一个千兆光纤以太网物理层芯片相连。同时连接八个千兆光纤以太网物理层芯片，用于发送SMV控制块报文。

下面结合附图详细说明本装置的工作原理和实现方式。

图1为数字化继电保护测试装置结构图，其各部分功能说明如下。

CPU主要负责测试流程控制、测试数据实时计算、数据传输控制、上下位机通讯等功能。由于本装置能实现10个32通道、12.8kHz的SMV控制块报文同时输出，而这对计算、数据传输性能的要求是很高的，因此选用了800MHz高速MPC8377E,该CPU采用PowerPC内核，并且内建了PCE-E控制器，使其非常适合这种高速计算、快速数据传输的场合。

存储器由两部分组成：Flash存储器和DDR2存储器。Flash存储器容量为256Mbit，DDR2存储器由4片 X16 1G DDR2扩展为64位DDR2。

FPGA主要负责SMV控制块报文、GOOSE控制块报文的编解码和光纤以太网传输控制功能，其实现过程可概括为：FPGA通过PCI-E高速接收采样值数据，并将其组帧（编码）为SMV控制块报文，并通过光纤以太网发送；FPGA监测开出量寄存器的动作，将其编码为GOOSE控制块报文，并通过光纤以太网发送；FPGA接收来自光纤以太网的SMV控制块报文和GOOSE控制块报文，并将其分别解码为采样值和开入量信息。

千兆光纤以太网模块由千兆以太网控制器、千兆光纤以太网物理层芯片和光纤收发器组成，主要负责SMV控制块报文和GOOSE控制块报文的收发。其链路层由千兆以太网控制器实现，物理层由千兆光纤以太网物理层芯片和光纤收发器实现。

所述的电以太网模块为上、下位机通讯的接口，由电以太网控制器和电以太网物理层组成，主要负责上、下位机之间的各种服务报文的收发。

UART接口有2个，一个用于系统调试，一个用于接收时间同步信号以实现多机同步运行的功能。

CPLD完成系统内各部分器件的寻址工作以及实现部分简单逻辑功能，例如LED灯的控制等。

图2为SMV控制块报文发送流程图，描述了SMV控制块从数据计算、数据传输到数据由光纤以太网接口发送的完整流程。其详细步骤如下：

CPU根据当前的状态信息以及采样时刻计算当前采样点的采样数据，同时要生成相应的控制数据，采样数据和控制数据一起构成了SMV控制块的基本数据。采样数据是模拟的电网电压、电流的实时数据，控制数据为后续的SMV控制块组帧、SMV控制块报文发送提供控制信息。

SMV控制块的基本数据通过PCI-E接口高速传输给FPGA，FPGA根据接收到的基本数据进行组帧，生成要发送的SMV控制块报文。这个过程由CPU内建的PCI-E控制器完成，而CPU本身几乎不参与。

SMV控制块报文在FPGA内部传送到SMV控制块报文发送缓冲区，并等待发送。设置发送缓冲区的目的是提前缓冲好几帧报文，延长CPU的采样值计算任务被打断的时间，提高整个系统的稳定性。

SMV控制块报文最终通过光纤以太网接口发送出去。

SMV控制块报文的接收过程与上述流程相反。

通过以上叙述可以看到，CPU在整个SMV控制块报文的收发过程中，主要承担采样值数据的计算和处理任务，其他的如数据传输、SMV控制块报文组帧（编码）和解析（解码）等任务由FPGA完成。当SMV控制块数目、通道较多，频率较高的时候，如果采样值计算、数据传输和编解码的工作都由CPU来完成的话，将会极大的增加甚至超出CPU的负荷。因此，本装置所采用的硬件结构和SMV控制块报文收发流程，也是保证能够支持10个32通道、12.8kHz的SMV控制块同时输出的重要因素。

图3为开关量收发原理结构图，开关量的形式可以配置为硬接点或者GOOSE控制块报文。CPU通过写开出量寄存器来改变开出量的状态，当开出量寄存器发生改变时，开出量编码模块改变开出量硬接点的状态或者发送GOOSE控制块报文；当开入量硬接点的状态发生变化或者收到GOOSE控制块报文时，开入量解码模块经过分析得到开入量的状态并存储到开入量寄存器，同时以中断的方式通知CPU进行处理。开关量的编解码由FPGA硬件完成，具体是采用硬接点还是GOOSE控制块报文由CPU预先对开关量编解码模块进行配置。

Claims

1.数字化继电保护测试装置，包括中央处理器CPU、复杂可编程逻辑器件CPLD、存储器、现场可编程门阵列FPGA、通用异步接收/发送装置UART、千兆光纤以太网模块、电以太网模块，所述的存储器为Flash存储器和DDR2存储器，其特征在于：CPU分别与CPLD、DDR2存储器、通用异步接收/发送装置UART、FPGA、电以太网模块相连，Flash存储器与CPLD相连，FPGA与千兆光纤以太网模块相连。

2.根据权利要求1所述的数字化继电保护测试装置，其特征在于：所述的千兆光纤以太网模块由千兆以太网控制器、千兆光纤以太网物理层芯片和光纤收发器组成，千兆以太网控制器安装在FPGA内，千兆光纤以太网物理层芯片通过接口与千兆以太网控制器相连，光纤收发器与千兆光纤以太网物理层芯片相连。

3.根据权利要求1所述的数字化继电保护测试装置，其特征在于：所述的电以太网模块为上、下位机通讯的接口，由电以太网控制器和电以太网物理层组成，电以太网控制器安装CPU内并与电以太网物理层相连，电以太网物理层通过RJ45与外部器件相连。

4.根据权利要求1所述的数字化继电保护测试装置，其特征在于：所述的Flash存储器容量为256Mbit，所述的DDR2存储器由4片 X16 1G DDR2扩展为64位DDR2。

5.根据权利要求1所述的数字化继电保护测试装置，其特征在于：所述的UART为两个，两个UART都与CPU相连。

6.根据权利要求1所述的数字化继电保护测试装置，其特征在于：所述的FPGA设有八个光纤以太网接口，每个接口能与千兆光纤以太网物理层芯片相连。

7.根据权利要求1-6之一所述的数字化继电保护测试装置，其特征在于：还包括LED灯， LED灯与CPLD相连。