CN106896282B - 一种数据采样方法及用于数据采样的合并单元 - Google Patents

Abstract

本发明提供了一种数据采样方法及用于数据采样的合并单元，该方法首先对两路AD数据进行校验，校验通过，则对两组数据分别以正反码的格式进行传输；然后对正反码数据分别进行解析，如果数据有效，将数据存储到数据缓冲区；然后由两条独立的逻辑通道进行重采样，并将重采样后的数据存储到数据缓冲区；最后将数据缓冲区的数据发送给CPU，由CPU对数据进行校验、解析，然后对正反码数据互校验，以上校验全部通过后，将数据发送给保护装置。本发明降低了为了保证数据传输可靠性采用双配置的合并单元的硬件成本，并实现了采样数据的双逻辑通道传输，同时提高了合并单元在高温、强电磁干扰等恶劣环境的采样可靠性。

Description

一种数据采样方法及用于数据采样的合并单元

技术领域

本发明属于提高智能变电站合并单元可靠采样的设计方法领域，特别涉及一种数据采样方法及用于数据采样的合并单元。

背景技术

合并单元是模拟式和电子式互感器与二次保护控制设备接口的重要组成部分，它对电子式电流、电压互感器通过采集器输出的数字量进行合并和处理，也可以直接对模拟式互感器输出的模拟量进行转换后进行合并处理，按IEC 61850-9-2标准转换成以太网数据，再通过光纤输出到过程层网络或相关的智能电子设备。合并单元是智能变电站的数据源，也是间隔层设备运行的驱动器，装置的稳定性、采集数据的精度都是智能变电站稳定运行的基础。由于在智能变电站中合并单元设备所处的关键位置和重要功能，它的损坏或误动作将会直接导致保护装置闭锁或者误动作，间接导致停电或误送电，引起灾难性后果。

另一方面，合并单元等过程层设备在变电站中处于一次设备和二次系统的结合部，均按照分布式和就地化方案安装在一次设备旁的智能组件柜内。和主控室相比，组件柜的抗电磁干扰能力和温度调节能力要弱得多，加之组件柜直接安置在室外，距离一次设备很近，按照传统的电子设计方案的设备，在此环境下强干扰可能会直接触发芯片管脚状态或者改写内存数据，导致的误动几率将大大增加。提高抗干扰能力可以增加户外柜的厚度和体积，但是投入巨大，达到效果有限，因此更需要研究提高设备自身抗干扰能力。

综上所述，智能变电站对合并单元在高温、强电磁干扰等恶劣环境的采样可靠性要求极高，提高合并单元设备的采样可靠性是智能变电站产品设计的重点工作。

为防止电子式互感器采集错误及模数处理单元出错，《智能变电站继电保护技术规范》要求“电子式互感器内应由两路独立的采样系统进行采集，每路采样系统应采用双A/D系统接入MU，每个MU输出两路数字采样值由同一路通道进入一套保护装置，以满足双重化保护相互完全独立的要求”。这就要求每套电子互感器内应配置两个保护用传感元件，每个传感元件由两路独立的采样系统进行采集(双A/D系统)，两路采样系统数据通过同一通道输出至合并单元，由合并单元处理后发送给保护装置。该采样与合并过程中，除了A/D为双套冗余外，合并单元后端的处理为单线处理，软件故障和硬件异常都有可能会造成双AD出现一致的异常数据，导致保护误动。

在目前的智能变电站架构下，合并单元将双A/D数据通过一个光网口发送给保护装置。保护装置对这两路数据进行双A/D判别，即判断其幅值差和相角差是否在误差允许的范围之内。如果在误差允许的范围之内，则保护认为该组数据均正常，可以正常使用；若两路数据相差较大，则保护认为该组数据异常，保护不宜直接采用。

如果直接把合并单元改为双配置，完全实现硬件的冗余设计，虽然能够提高数据采集的可靠性，但是这种方案：一是会改变目前智能变电站的系统架构，增加网络传输通道和接口，间隔层的保护装置也需要相应双配置，给运行、维护和检修带来诸多不便；二是会增加设备数量和硬件成本，现场安装所需空间也会成倍增加，与目前国家发展新一代智能变电站“占地少、造价省、可靠性高”的要求不符。

发明内容

本发明的目的在于提供一种数据采样方法及用于数据采样的合并单元，用于解决现有方案为了实现数据采样可靠性大大增加成本的问题。

为实现上述目的，本发明的技术方案是：

一种数据采样方法，包括七个方法方案：

方法方案一，包括如下步骤：

1)合并单元对两路AD数据进行校验，校验通过，则将数据发送到两条独立的逻辑通道；

2)对所述两条逻辑通道的数据进行解析，如果数据有效，则对所述两条逻辑通道的数据分别进行重采样，并将重采样后的数据分别存储到对应数据缓冲区；

3)对所述数据缓冲区的数据分别进行校验、解析，并且进行互校验，校验通过后，发送给保护装置。

方法方案二，在方法方案一的基础上，所述合并单元对两路AD数据进行校验，校验通过后，产生的数据送入所述两条逻辑通道中的第一条逻辑通道，复制所述产生的数据送入第二条逻辑通道；所述第一条逻辑通道将数据以正码的方式进行传输和处理；所述第二条逻辑通道将数据以反码的方式进行传输和处理。

方法方案三，在方法方案一的基础上，所述对两路AD数据的校验、对所述两条逻辑通道的数据进行解析、重采样、存储通过FPGA完成，对所述数据缓冲区的数据进行校验、解析、互校验通过CPU完成。

方法方案四，在方案方案一的基础上，采用插值算法进行重采样。

方法方案五，在方法方案二的基础上，所述正码方式，10表示数据有效，01表示数据无效，11和00表示不处理；所述反码方式，01表示数据有效，10表示数据无效，11和00表示不处理。

方法方案六，在方法方案一的基础上，对所述缓存的数据打包为以太网包，再进行校验、解析和互校验。

方法方案七，在方法方案六的基础上，所述缓存数据进行校验、解析和互校验后，通过SV报文的形式发送给保护装置。

本发明还提供了一种用于数据采样的合并单元，所述合并单元包括两条独立的逻辑通道，所述合并单元用于对两路AD数据进行校验，校验通过后，将数据发送到两条独立的逻辑通道；接着对所述两条独立的逻辑通道的数据解析、重采样、及存储到数据缓冲区，然后对所述数据缓冲区的数据进行校验、解析、互校验，用于发送给保护装置。

进一步地，所述合并单元对两路AD数据进行校验，校验通过后，产生的数据送入所述两条逻辑通道中的第一条逻辑通道，复制所述产生的数据送入第二条逻辑通道；所述第一条逻辑通道将数据以正码的方式进行传输和处理；所述第二条逻辑通道将数据以反码的方式进行传输和处理。

进一步地，所述对两路AD数据的校验、对所述两条逻辑通道的数据进行解析、重采样、存储通过FPGA完成，对所述数据缓冲区的数据进行校验、解析、互校验通过CPU完成。

本发明的有益效果是：

本发明的一种数据采样方法及用于数据采样的合并单元，合并单元对两路AD数据进行校验，校验通过后，对数据解析，重采样，存储，实现了采样数据的双逻辑通道传输，与原有的单通道方式相比，该方法通过两个物理隔离的双逻辑通道的方式可将单一器件损坏造成硬件错误的概率降低，提高了合并单元在高温、强电磁干扰等恶劣环境的采样可靠性。

与采用双合并单元的硬件结构相比，采用双逻辑通道的数据传输与处理方式，大大降低了成本。

此外，两条独立的逻辑通道采用正反码的双路传输、处理和解析，相比常规装置采用一路数据传输的方法，可将由于单一器件损坏造成存储区错误、误解析的概率降低。

附图说明

图1为合并单元的采样系统示意图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

本发明的一种数据采样方法的实施例：

随着微电子技术的高速发展，高性能的CPU和FPGA芯片在量产后不断降价，但CPU和FPGA芯片性能越来越高。合并单元完全可以在不增加硬件成本的前提下可以选用更高性能的CPU和FPGA芯片，提供更多的计算性能和逻辑资源。

本发明利用合并单元中CPU和FPGA芯片的高性能和存储器件的大容量，在一块CPU和FPGA芯片中，划分出两套相互独立的数据缓冲区和逻辑处理模块，包括数据解析、重采样和数据存储，模拟出采样数据传输的双逻辑通道A和B，两个逻辑通道在物理上分隔(位于两个独立供电bank)。从采集器中两个ADC模块送来的两路独立的采样数据，经过双逻辑通道传输后，打包以SV报文服务格式发送给保护装置。

具体实现方法如下：

1、由合并单元的对时模块接收来自外部的对时信号，经过判断对时信号是否符合标准要求，如不符合，则使用自身的晶振进行守时；如符合，则用作各个模块的秒脉冲信号，包括提供给SV数据组帧时的时间戳、重采样等。该秒脉冲信号经过分频，提供给采集器(接入常规互感器时为ADC插件)作为80点采样所需的采样脉冲。

2、采集器/ADC模块在接收到互感器发送的模拟量后，经过两路ADC器件进行模数转换，进行数据打包成为包含两路采样数据的FT3报文或串口报文，并在合并单元查询到采样完成信号后发送给合并单元，该合并单元包括两条逻辑通道。

3、合并单元的FPGA在收到采样数据后并进行CRC校验、双AD数据校验，如果校验错误，则丢弃该采样数据；校验通过，则将数据发给第一条逻辑通道产生的数据送入两条逻辑通道中的第一条逻辑通道，复制产生的数据送入第二条逻辑通道；第一条逻辑通道用A通道表示，第二条逻辑通道用B通道表示，其中，本发明的逻辑通道传输数据时，采用的串口报文协议如表1所示：

表1

4、A和B通道各自由两个独立的数据解析模块分别进行解析，其中A通道以正码方式传输和处理，即10表示有效，01表示无效，11和00表示不处理；B通道以反码方式传输和处理，即01表示有效，10表示无效，11和00表示不处理，若解析有效，则把数据存储到数据缓冲区；然后由对每一个逻辑通道中的数据解析模块将FT3报文或串口报文的每一路采样数据取出，进行重采样。在接收到对时秒脉冲后，对其进行分频，产生重采样需要的采样脉冲，并在采样脉冲的时钟上升沿对接收到的采样数据以插值算法进行重采样，并存储在数据缓冲区中等待发送。

5、当FPGA检测到两个逻辑通道中的全部数据已经完成重采样，两个逻辑通道中的数据打包模块将数据打包成以太网包，通过RGMII(精简千兆媒体独立接口)高速接口传递给CPU。

6、CPU对两个逻辑通道发来的数据采用两个相互独立的数据缓冲区和逻辑处理模块组成双逻辑通道进行独立处理，分别进行以太网校验、解析，然后对两路由正码和反码分别表示的数据进行互校验，如校验失败则丢弃；以上校验全部通过后才按照预先分配的通道进行时间相关的组帧，通过一路光纤以太网口以SV报文的形式发送给间隔层的继电保护装置。

本发明还提供了一种用于数据采样的合并单元，该合并单元包括两条独立的逻辑通道，合并单元用于对两路AD数据进行校验，校验通过后，将数据发送到两条独立的逻辑通道；接着对两条独立的逻辑通道的数据解析、重采样、及存储到数据缓冲区，然后对数据缓冲区的数据进行校验、解析、互校验，用于发送给保护装置。

本发明提供的用于数据采样的合并单元用于实现上述数据采样的方法，该数据采样的方法的具体实施过程已经在上述实施例中进行了较为详细的说明，这里不再赘述。

以上给出了本发明涉及的具体实施方式，但本发明不局限于所描述的实施方式。在本发明给出的思路下，采用对本领域技术人员而言容易想到的方式对上述实施例中的技术手段进行变换、替换、修改，并且起到的作用与本发明中的相应技术手段基本相同、实现的目的也基本相同，这样形成的技术方案是对上述实施例进行微调形成的，这种技术方案仍落入本发明的保护范围内。

Claims (8)

1.一种数据采样方法，其特征在于，包括如下步骤：

1)合并单元对两路AD数据进行校验，校验通过，则将数据发送到两条独立的逻辑通道；

2)对所述两条逻辑通道的数据进行解析，如果数据有效，则对所述两条逻辑通道的数据分别进行重采样，并将重采样后的数据分别存储到对应数据缓冲区；

3)对所述数据缓冲区的数据分别进行校验、解析，并且进行互校验，校验通过后，发送给保护装置；

所述合并单元对两路AD数据进行校验，校验通过后，产生的数据送入所述两条逻辑通道中的第一条逻辑通道，复制所述产生的数据送入第二条逻辑通道；所述第一条逻辑通道将数据以正码的方式进行传输和处理；所述第二条逻辑通道将数据以反码的方式进行传输和处理。

2.根据权利要求1所述的数据采样方法，其特征在于，所述对两路AD数据的校验、对所述两条逻辑通道的数据进行解析、重采样、存储通过FPGA完成，对所述数据缓冲区的数据进行校验、解析、互校验通过CPU完成。

3.根据权利要求1所述的数据采样方法，其特征在于，采用插值算法进行重采样。

4.根据权利要求1所述的数据采样方法，其特征在于，所述正码方式，10表示数据有效，01表示数据无效，11和00表示不处理；所述反码方式，01表示数据有效，10表示数据无效，11和00表示不处理。

5.根据权利要求1所述的数据采样方法，其特征在于，对所述数据缓冲区的数据打包为以太网包，再进行校验、解析和互校验。

6.根据权利要求5所述的数据采样方法，其特征在于，所述数据缓冲区的数据进行校验、解析和互校验后，通过SV报文的形式发送给保护装置。

7.一种用于数据采样的合并单元，其特征在于，所述合并单元包括两条独立的逻辑通道，所述合并单元用于对两路AD数据进行校验，校验通过后，将数据发送到两条独立的逻辑通道；接着对所述两条独立的逻辑通道的数据解析、重采样、及存储到数据缓冲区，然后对所述数据缓冲区的数据进行校验、解析、互校验，用于发送给保护装置；

所述合并单元对两路AD数据进行校验，校验通过后，产生的数据送入所述两条逻辑通道中的第一条逻辑通道，复制所述产生的数据送入第二条逻辑通道；所述第一条逻辑通道将数据以正码的方式进行传输和处理；所述第二条逻辑通道将数据以反码的方式进行传输和处理。

8.根据权利要求7所述的用于数据采样的合并单元，其特征在于，所述对两路AD数据的校验、对所述两条逻辑通道的数据进行解析、重采样、存储通过FPGA完成，对所述数据缓冲区的数据进行校验、解析、互校验通过CPU完成。