CN203025688U - 一种多处理器程序加载装置 - Google Patents
一种多处理器程序加载装置 Download PDFInfo
- Publication number
- CN203025688U CN203025688U CN 201320020590 CN201320020590U CN203025688U CN 203025688 U CN203025688 U CN 203025688U CN 201320020590 CN201320020590 CN 201320020590 CN 201320020590 U CN201320020590 U CN 201320020590U CN 203025688 U CN203025688 U CN 203025688U
- Authority
- CN
- China
- Prior art keywords
- processor
- fpga
- master cpu
- dsp
- cpu processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stored Programmes (AREA)
Abstract
本实用新型公开了一种多处理器程序加载装置及加载方法，包括一个Flash存储器、一个主控CPU处理器、至少一个FPGA处理器和至少一个DSP处理器，所述Flash存储器与所述主控CPU处理器连接，所述主控CPU处理器与至少一个FPGA处理器连接，所述每一个单独的FPGA处理器与至少一个DSP处理器连接。本实用新型在不增加额外器件的情况下，实现用一个Flash芯片完成多个处理器的程序加载和数据通信的设计，解决需要为每个控制器芯片设计独立储存器及相应控制器件的问题，节约了实现空间和成本。
Description
技术领域
本实用新型涉及一种数据信号传输装置，特别是涉及一种多处理器程序加载装置。
背景技术
在数字信号处理领域中，通常在一个单板模块上会有多个不同用途的处理器，比如一个控制模块外设的主控CPU处理器、多个用于逻辑实现和传感器数据接收的FPGA处理器和多个用于图像算法处理的DSP处理器，通常要求上电后几个处理器要同时快速加载，并协同工作。
现有的技术通常采用每个控制器芯片设计独立储存器，这种设计方案一方面增加了实现成本，加大了单板的设计面积，另一方面也不利于整个模块的数据和程序管理。
同时，根据2012年10月10公开的中国实用新型专利申请文献CN102722390A，其设计思路是在Flash存储器、DSP处理器、FPGA处理器这三者之间加额外的Flash管理器件，用于Flash数据流的控制。其存在以下缺点：首先，此设计并不能满足当固件程序加载完成后DSP处理器与FPGA处理器之间的数据通信要求，另外，用此方法进行固件程序的增加了额外的器件：一个Flash管理器件（集成ROM模块的可编程逻辑器件）以及多个选通控制开关器件，从而增加了单板设计面积和实现成本。
实用新型内容
本实用新型的目的就是要克服现有技术的不足，提供一种多处理器程序加载装置及加载方法，在不增加额外器件的基础上，实现一种用于多处理器程序加载和数据通信的方案，解决需要为每个控制器芯片设计独立储存器及相应控制器件的问题。
为解决以上技术问题，本实用新型所采用的技术方案是：一种多处理器程序加载装置，其特征在于，包括一个Flash存储器、一个主控CPU处理器、至少一个FPGA处理器和至少一个DSP处理器，所述Flash存储器与所述主控CPU处理器连接，所述主控CPU处理器与至少一个FPGA处理器连接，所述每一个单独的FPGA处理器与至少一个DSP处理器连接。
进一步的，所述Flash存储器与所述主控CPU处理器采用并行数据线连接。
进一步的，当所述FPGA处理器数量为单个时，所述主控CPU处理器的GPIO口与所述FPGA处理器的最大数量可配置端口并行连接。
进一步的，当所述FPGA处理器数量为多个时，所述主控CPU处理器的GPIO口分别与所述多个FPGA处理器的最小数量可配置端口串行连接。
进一步的，所述FPGA处理器的可编程逻辑IO接口与所述DSP处理器的HPI主机接口并行连接。
本实用新型在不增加额外器件的情况下，实现用一个Flash芯片完成多个处理器的程序加载和数据通信的设计，节约了实现空间和成本。
附图说明
图1为本实用新型实施例各部件的总体连接示意图；
图2为本实用新型实施例中主控CPU处理器与FPGA处理器的一较佳连接示意图；
图3为本实用新型实施例中主控CPU处理器与FPGA处理器的另一较佳连接示意图；
图4为本实用新型实施例中FPGA处理器与DSP处理器的一较佳连接示意图；
图5为本实用新型实施例中Flash存储器中加载数据存文件储格式示意图；
图6为本实用新型实施例中多处理器加载流程示意图。
在附图中：
1-Flash存储器；2-主控CPU处理器；3-FPGA处理器；4-DSP处理器。
具体实施方式
下面结合附图对本实用新型的实施方式作进一步描述。
参照附图1所示，一种多处理器程序加载装置，包括一个Flash存储器1、一个主控CPU处理器2、至少一个FPGA处理器3和至少一个DSP处理器4，所述Flash存储器1与所述主控CPU处理器2采用并行16位的数据线连接，所述主控CPU处理器2与至少一个FPGA处理器3连接，所述每一个单独的FPGA处理器3与至少一个DSP处理器4连接。
所述主控CPU处理器2与FPGA处理器3的连接方式有两种：
其中，图2为高速加载模式，采用FPGA并行引导模式，主控CPU处理器2利用至少9个GPIO口，其中8个GPIO口发送并行数据信号，1个GPIO口模拟产生时钟信号。图3则为多处理器模式，采用FPGA串行引导模式，主控CPU处理器2利用至少2个GPIO口，其中1个GPIO发送串行数据信号，另一个GPIO发送串行时钟信号，因为引导一个FPGA最少只用两个GPIO口，主控CPU处理器2的GPIO口通常远远多于2个GPIO，所以此方案可应用到加载配置多FPGA处理器的情况。
所述FPGA处理器3的可编程逻辑IO接口与所述DSP处理器4的HPI主机接口并行连接，如图4所示，DSP处理器采用增强型8位主机接口 (HPI-8)为例来设计，此HPI接口由8条双向数据线和10条控制线组成，由于FPGA处理器3具有大量可编程IO口的特性，所以可以应用FPGA内部逻辑设计HPI接口用于加载所述DSP处理器4。
以下对本实用新型实施例中的加载方法做进一步描述：
如图6所示，首先进入步骤101，整个装置开始通电。
接着进入步骤102，Flash存储器1中存储的代码文件如图5所示，第一段存储空间为CPU处理器的bootloder引导程序，上电后通过Flash直接加载所述主控CPU处理器2。
在步骤103中，当所述Flash存储器1的第二段代码加载到CPU处理器2的内部RAM中后，CPU处理器应用程序通过GPIO口按照一定的时序，发送时钟和数据，将Flash存储器的FPGA配置文件串行或者并行发送给FPGA处理器3，从而完成FPGA内部逻辑的加载。
在步骤104中，当所述FPGA处理器3加载完成后，所述FPGA处理器3的内部逻辑单元一方面从主控CPU处理器2中接收所述DSP处理器4的配置数据，另一方面再把这些数据通过内部逻辑单元设定的HPI接口高速并行发送给多个DSP处理器4，从而并行完成多个DSP处理器4的同时加载。
完成步骤105的整个加载过程后，主控CPU处理器2、FPGA处理器3和DSP处理器4还可以继续应用上述接口进行数据通信。
本实用新型由于采用上述技术方案，可完成主控CPU处理器2、多个FPGA处理器3、多个DSP处理器4的程序加载。在Flash存储空间足够大的情况下，加载FPGA处理器3的个数原则上仅受主控CPU处理器2的GPIO口数量限制，加载DSP处理器4的个数仅受FPGA处理器3的可编程IO口的限制。
上述实施例阐明的内容应当理解为这些实施例仅用于更清楚地说明本实用新型，而不用于限制本实用新型的范围，在阅读了本实用新型之后，本领域技术人员对本实用新型的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
Claims (5)
1.一种多处理器程序加载装置，其特征在于，包括一个Flash存储器（1）、一个主控CPU处理器（2）、至少一个FPGA处理器（3）和至少一个DSP处理器（4），所述Flash存储器（1）与所述主控CPU处理器（2）连接，所述主控CPU处理器（2）与至少一个FPGA处理器（3）连接，所述每一个单独的FPGA处理器（3）与至少一个DSP处理器（4）连接。
2.根据权利要求1所述的一种多处理器程序加载装置，其特征在于，所述Flash存储器（1）与所述主控CPU处理器（2）采用并行数据线连接。
3.根据权利要求1所述的一种多处理器程序加载装置，其特征在于，当所述FPGA处理器（3）数量为单个时，所述主控CPU处理器（2）的GPIO口与所述FPGA处理器（3）的最大数量可配置端口并行连接。
4.根据权利要求1所述的一种多处理器程序加载装置，其特征在于，当所述FPGA处理器（3）数量为多个时，所述主控CPU处理器（2）的GPIO口分别与所述多个FPGA处理器（3）的最小数量可配置端口串行连接。
5.根据权利要求1所述的一种多处理器程序加载装置，其特征在于，所述FPGA处理器（3）的可编程逻辑IO接口与所述DSP处理器（4）的HPI主机接口并行连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201320020590 CN203025688U (zh) | 2013-01-16 | 2013-01-16 | 一种多处理器程序加载装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201320020590 CN203025688U (zh) | 2013-01-16 | 2013-01-16 | 一种多处理器程序加载装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN203025688U true CN203025688U (zh) | 2013-06-26 |
Family
ID=48649654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201320020590 Expired - Fee Related CN203025688U (zh) | 2013-01-16 | 2013-01-16 | 一种多处理器程序加载装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN203025688U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103092652A (zh) * | 2013-01-16 | 2013-05-08 | 深圳市怡化电脑有限公司 | 一种多处理器程序加载装置及加载方法 |
| CN108628798A (zh) * | 2017-03-20 | 2018-10-09 | 大唐移动通信设备有限公司 | 一种板卡、芯片加载配置信息的方法及fpga |
-
2013
- 2013-01-16 CN CN 201320020590 patent/CN203025688U/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103092652A (zh) * | 2013-01-16 | 2013-05-08 | 深圳市怡化电脑有限公司 | 一种多处理器程序加载装置及加载方法 |
| CN108628798A (zh) * | 2017-03-20 | 2018-10-09 | 大唐移动通信设备有限公司 | 一种板卡、芯片加载配置信息的方法及fpga |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103092652A (zh) | 一种多处理器程序加载装置及加载方法 | |
| Putnam et al. | A reconfigurable fabric for accelerating large-scale datacenter services | |
| CN101901200B (zh) | 一种基于双AHB Master接口的片上DMA控制器实现方法 | |
| CN204028898U (zh) | 一种硬盘、兼容多种固态硬盘任意混插的服务器 | |
| CN104657330A (zh) | 一种基于x86架构处理器和FPGA的高性能异构计算平台 | |
| CN104699654A (zh) | 一种基于chi片内互联总线与qpi片间互联总线互联适配系统和方法 | |
| CN103616935A (zh) | 一种嵌入式计算机主板 | |
| CN109298839A (zh) | 基于pis的存储装置控制器、存储装置、系统及方法 | |
| CN105515673B (zh) | 一种光纤通道节点卡 | |
| CN107436860A (zh) | 一种8路服务器upi互连拓扑装置 | |
| CN203025688U (zh) | 一种多处理器程序加载装置 | |
| CN101498963A (zh) | 一种降低cpu功耗的方法和一种cpu、一种数字芯片 | |
| CN204203964U (zh) | 一种多路数据存储的便携式地面测试设备 | |
| CN205229926U (zh) | 一种64路服务器上处理器协同互连板 | |
| CN104460857A (zh) | 一种高速外设部件互连标准卡及其使用方法和装置 | |
| CN104408011B (zh) | 一种多路数据存储的便携式地面测试设备 | |
| CN206479922U (zh) | 高密服务器硬盘背板 | |
| CN206178791U (zh) | 一种基于fpga的pcie总线桥接口 | |
| CN209044575U (zh) | 基于pis的存储装置控制器、存储装置及系统 | |
| CN203630782U (zh) | 一种面向嵌入式应用的usb接口芯片 | |
| CN204116869U (zh) | 一种控制器程序下载电路 | |
| CN103559159A (zh) | 一种信息处理方法以及电子设备 | |
| CN208126383U (zh) | 一种基于PowerPC T2080的COMe模块 | |
| CN107145213A (zh) | 一种用于PCH MEdebug 和USB port 复用的装置及方法 | |
| CN203376746U (zh) | 新型程控多模式串口分配器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: SHENZHEN YIHUA COMPUTER CO., LTD. Free format text: FORMER NAME: SHENZHEN YIHUA COMPUTER LTD. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Futian District Jintian road Shenzhen City, Guangdong province 518000 No. 4018 Allianz building 27 floor A02 Patentee after: SHENZHEN YIHUA COMPUTER Co.,Ltd. Patentee after: SHENZHEN YIHUA TIME TECHNOLOGY Co.,Ltd. Patentee after: SHENZHEN YIHUA FINANCIAL INTELLIGENT Research Institute Address before: Futian District Jintian road Shenzhen City, Guangdong province 518000 No. 4018 Allianz building 27 floor A02 Patentee before: Shenzhen Yihua Computer Ltd. Patentee before: SHENZHEN YIHUA TIME TECHNOLOGY Co.,Ltd. Patentee before: SHENZHEN YIHUA FINANCIAL INTELLIGENT Research Institute |
|
| CP01 | Change in the name or title of a patent holder | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130626 Termination date: 20220116 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |