CN108628798A - 一种板卡、芯片加载配置信息的方法及fpga - Google Patents

Abstract

本发明实施例提供了一种板卡、芯片加载配置信息的方法及FPGA，用以解决现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。方法包括：FPGA接收主处理器发送的包括第一信息的第一信号，该第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；FPGA生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号。

Description

一种板卡、芯片加载配置信息的方法及FPGA

技术领域

本发明涉及通信领域，尤其涉及一种板卡、芯片加载配置信息的方法及FPGA。

背景技术

板卡包括主处理器、集成芯片、现场可编程门阵列(Field Programmable GateArray，FPGA)。以射频板卡为例，一块射频板卡可能包括多片模数(Analog to Digital，AD)集成芯片，FPGA可以模拟交换接口的通信协议，主处理器通过FPGA与射频板卡上的每片AD集成芯片一一相连，从而实现主处理器对射频板卡上的每片AD集成芯片的独立控制。

现有的板卡启动的技术方案中，板卡的启动时间包括主处理器启动的时间、FPGA加载的时间、集成芯片加载的时间等。以射频板卡为例，射频板卡启动的时间包括主处理器启动的时间、FPGA加载的时间、AD集成芯片加载的时间等。加载AD集成芯片的过程包括配置寄存器、设置时钟、加载软件版本(Binary，bin)文件等。由于射频板卡上的每片芯片都具有不同功能，因此每片AD集成芯片的软件控制配置都不相同，射频板卡初始化的过程中主处理器需要对每片AD集成芯片进行独立加载，导致了射频板卡初始化的过程中加载AD集成芯片的时间过长，进而造成了射频板卡启动的时间过长。

综上，现有的板卡初始化的技术方案中存在板卡启动的时间过长的问题。

发明内容

本发明实施例提供了一种板卡、芯片加载配置信息的方法及FPGA，用以解决现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。

本发明实施例是通过以下技术方案实现的：

第一方面，本发明实施例提供了一种板卡，该板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片；其中，

主处理器，用于向FPGA发送包括第一信息的第一信号，该第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；

FPGA，用于接收主处理器发送的包括第一信息的第一信号；生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号；

并行接口，用于在FPGA的控制下并行向至少一片芯片中的每片芯片发送包括第一信息的第二信号；

至少一片芯片中的每片芯片，用于接收FPGA通过并行接口并行发送的包括第一信息的第二信号；加载第一信息。

在一种可能的设计中，第一信号还包括第二信息，该第二信息包括至少一片芯片中每片芯片各自需要加载的不相同的配置信息，第一信号还用于指示FPGA生成用于指示至少一片芯片中的每片芯片串行加载第二信息的第三信号；

FPGA还用于：

接收包括第二信息的第一信号之后，生成包括第二信息的第三信号，并通过串行接口串行向至少一片芯片中的每片芯片发送第三信号，第三信号用于指示至少一片芯片中的每片芯片串行加载第二信息；

板卡还包括：

串行接口，用于在FPGA的控制下串行向至少一片芯片中的每片芯片发送包括第二信息的第三信号；

至少一片芯片中的每片芯片还用于：

接收FPGA通过串行接口串行发送的包括第二信息的第三信号；加载第二信息。

在一种可能的设计中，当至少一片芯片均为模数集成芯片时，第二信息包括至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。

在一种可能的设计中，当至少一片芯片均为模数集成芯片时，第一信息包括至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。

第二方面，本发明实施例提供了一种芯片加载配置信息的方法，该方法应用于板卡，该板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片，该方法包括：

FPGA接收主处理器发送的包括第一信息的第一信号，第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；

FPGA生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号。

在一种可能的设计中，第一信号还包括第二信息，第二信息包括至少一片芯片中每片芯片各自需要加载的不相同的配置信息，第一信号还用于指示FPGA生成用于指示至少一片芯片中的每片芯片串行加载第二信息的第三信号；

FPGA接收主处理器发送的第一信号之后，还包括：

根据第一信号包括的第二信息生成包括第二信息的第三信号，并通过串行接口串行向至少一片芯片中的每片芯片发送第三信号。

在一种可能的设计中，当至少一片芯片中的每片芯片均为模数集成芯片时，第二信息包括至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。

在一种可能的设计中，当至少一片芯片中的每片芯片均为模数集成芯片时，第一信息包括至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。

第三方面，本发明实施例提供了一种FPGA，板卡包括主处理器、FPGA、并行接口以及至少一片芯片，包括：

收发单元，用于接收主处理器发送的包括第一信息的第一信号，第一信息为至少一片芯片中每片芯片都需要加载的配置信息第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；

处理单元，用于跟据收发单元接收的第一信号生成包括第一信息的第二信号，并控制收发单元通过并行接口并行向至少一片芯片中的每片芯片发送第二信号。

在一种可能的设计中，第一信号还包括第二信息，第二信息包括至少一片芯片中每片芯片各自需要加载的不相同的配置信息，第一信号还用于指示FPGA生成用于指示至少一片芯片中的每片芯片串行加载第二信息的第三信号；

处理单元还用于：

在收发单元接收主处理器发送的第一信号之后，根据第一信号包括的第二信息生成包括第二信息的第三信号，并控制收发单元通过串行接口串行向至少一片芯片中的每片芯片发送第三信号。

在一种可能的设计中，当至少一片芯片中的每片芯片均为模数集成芯片时，第二信息包括至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。

在一种可能的设计中，当至少一片芯片中的每片芯片均为模数集成芯片时，第一信息包括至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。

本发明实施例提出的技术方案中，主处理器向FPGA发送包括第一信息的第一信号，该第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，FPGA接收主处理器发送的包括第一信息的第一信号，生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，至少一片芯片中的每片芯片在接收FPGA通过并行接口并行发送的第二信号之后加载第一信息，实现了通过并行接口在FPGA的控制下并行向至少一片芯片中的每片芯片发送第二信号，使得至少一片芯片中的每片芯片能够并行加载第一信息，缩短了板卡上每片芯片加载配置信息的时间，进而缩短了板卡启动的时间，解决了现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。

附图说明

图1为本发明实施例提供的一种板卡的结构示意图；

图2为本发明实施例提供的一种芯片加载配置信息的方法的流程示意图；

图3为本发明实施例提供的一种FPGA的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种板卡、芯片加载配置信息的方法及FPGA，用以解决现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。

本发明涉及的板卡，板卡包括主处理器、集成芯片、FPGA，板卡可以为射频板卡、数据处理板卡等，本发明实施例中并不限定。

本发明提供的技术方案应用于板卡启动的场景，例如板卡可以为射频板卡、数据处理板卡等，板卡的启动时间包括主处理器启动的时间、FPGA加载的时间、集成芯片加载的时间等。加载AD集成芯片的过程包括配置寄存器、设置时钟、加载软件版本文件等，由于每片AD集成芯片需要加载的软件版本文件是相同的，在加载AD集成芯片的过程中通过并行接口向板卡上每片芯片并行发送软件版本文件，以使加载板卡上每片芯片的软件版本文件，缩短了加载AD集成芯片，进而缩短了射频板卡启动的时间。

下面通过具体实施例详细说明本发明实施例提供的技术方案，需要说明的是，实施例的展示顺序仅代表实施例的先后顺序，并不代表实施例所提供的技术方案的优劣。

本发明实施例提供了一种板卡，如图1所示，该板卡包括主处理器101、FPGA102、并行接口103以及至少一片芯片104。该板卡的工作原理如下：

主处理器101，用于向FPGA102发送包括第一信息的第一信号，该第一信息包括至少一片芯片104中每片芯片104需要加载的相同的配置信息，该第一信号用于指示FPGA102生成用于指示至少一片芯片104中的每片芯片104并行加载第一信息的第二信号。

虽然板卡上的至少一片芯片104中的每片芯片104的功能不同，但由于每片芯片104的芯片类型相同，所以每片芯片104需要加载的配置信息中存在部分相同的配置信息。主处理器101向FPGA102发送的第一信号中包括第一信息，该第一信息包括至少一片芯片104中每片芯片104需要加载的相同的配置信息。

例如，第一信息可以包括软件版本信息。第一信息是由至少一片芯片104中每片芯片104的类型和/或功能决定的。以至少一片芯片104均为AD集成芯片为例，第一信息包括至少一片AD集成芯片中每片AD集成芯片均需要加载的软件版本信息，该软件版本信息携带在bin文件中。

FPGA102，用于接收主处理器101发送的包括第一信息的第一信号；生成包括第一信息的第二信号，并通过并行接口103并行向至少一片芯片104中的每片芯片104发送第二信号。该第二信号用于指示至少一片芯片104中的每片芯片104并行加载第一信息。

FPGA102与板卡上至少一片芯片104中的每片芯片104一一相连。FPGA102接收主处理器101发送的第一信号，该第一信号包括第一信息。由于该第一信息包括至少一片芯片104中每片芯片104需要加载的相同的配置信息，因此FPGA102根据第一信号的指示生成包括该第一信息的第二信号，并通过并行接口103并行向至少一片芯片104中的每片芯片104发送第二信号，以指示与FPGA102一一相连的每片芯片104并行加载相同的配置信息，避免了由于每片芯片104串行加载相同的配置信息而造成的每片芯片104加载配置信息的时间过长的问题，缩短了每片芯片104加载配置信息的时间，进而缩短了板卡启动的时间。根据实际应用的要求，板卡上可以包括一片FPGA，也可以包括多片FPGA，本实施例不作限定。

以至少一片芯片104均为AD集成芯片，第一信息包括至少一片AD集成芯片中每片AD集成芯片均需要加载的软件版本信息为例，FPGA102接收主处理器101发送的bin文件中携带有软件版本信息的第一信号，生成包括软件版本信息的第二信号，并通过并行接口103并行向至少一片芯片104中的每片芯片104发送第二信号。

并行接口103，用于在FPGA102的控制下并行向至少一片芯片104中的每片芯片104发送包括第一信息的第二信号。

相对于现有的板卡启动的技术方案，本发明实施例提供的技术方案中FPGA102通过并行接口103与至少一片芯片104中的每片芯片104的交换接口一一相连，并行接口103可以将第二信号并行传输给至少一片芯片104中的每片芯片104，进而使得至少一片芯片104中的每片芯片104能够并行加载第二信息。

需要说明的是，除了并行接口103可以将第二信号并行传输给至少一片芯片104中的每片芯片104之外，并行接口103还可以将至少一片芯片104需要并行接收的其他数据或其他指令通过并行传输给至少一片芯片104中的每片芯片104。

至少一片芯片104中的每片芯片104，用于接收FPGA102通过并行接口103并行发送的包括第一信息的第二信号；加载第一信息。

通过并行接口103并行发送第二信号，使得至少一片芯片104中的每片芯片104在接收FPGA102并行发送的第二信号之后能够并行加载第一信息，缩短了每片芯片104加载配置信息的时间，进而缩短了板卡启动的时间。

可选的，第一信号还包括第二信息，该第二信息包括至少一片芯片104中每片芯片104各自需要加载的不相同的配置信息，该第一信号还用于指示FPGA102生成用于指示至少一片芯片104中的每片芯片104串行加载第二信息的第三信号。

由于板卡上的至少一片芯片104中的每片芯片104的功能不同，因此在板卡初始化的过程中每片芯片104各自需要加载第二信息。FPGA102还用于在接收包括第二信息的第一信号之后，根据第一信号的指示生成包括第二信息的第三信号，并通过串行接口105串行向至少一片芯片104中的每片芯片104发送第三信号。该第三信号用于指示至少一片芯片104中的每片芯片104串行加载第二信息。板卡还包括串行接口105，如图1所示。串行接口105，用于在FPGA102的控制下串行向至少一片芯片104中的每片芯片104发送包括第二信息的第三信号。至少一片芯片104中的每片芯片104还用于接收FPGA102通过串行接口105串行发送的包括第二信息的第三信号，加载第二信息。

进一步的，当至少一片芯片104均为AD集成芯片时，第二信息包括至少一片AD集成芯片中每片AD集成芯片需要加载的寄存器配置信息和时钟设置信息。

可选的，FPGA102接收主处理器101发送的包括第一信息的第一信号之后，FPGA102可以通过并行接口103和/或串行接口105向至少一片芯片104中的每片芯片104发送用于指示至少一片芯片104中的每片芯片104配置信息的信号，该配置信息包括第一信息和/或第二信息。

进一步的，FPGA102接收主处理器101发送的包括第一信息的第一信号之后，当FPGA102通过并行接口103和串行接口105向至少一片芯片104中的每片芯片104发送用于指示至少一片芯片104中的每片芯片104配置信息的信号时，FPGA102采用并行接口103和串行接口105向至少一片芯片104中的每片芯片104发送信号的先后顺序由至少一片芯片104的芯片104类型来决定。

本发明实施例提出的一种板卡，主处理器101向FPGA102发送包括第一信息的第一信号，该第一信息包括至少一片芯片104中每片芯片104需要加载的相同的配置信息，FPGA102接收主处理器101发送的包括第一信息的第一信号，生成包括第一信息的第二信号，并通过并行接口103并行向至少一片芯片104中的每片芯片104发送第二信号，至少一片芯片104中的每片芯片104在接收FPGA102通过并行接口103并行发送的第二信号之后加载第一信息，实现了通过并行接口103在FPGA102的控制下并行向至少一片芯片104中的每片芯片104发送第二信号，使得至少一片芯片104中的每片芯片104能够并行加载第一信息，缩短了板卡上每片芯片104加载配置信息的时间，进而缩短了板卡启动的时间，解决了现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。

本发明实施例提供了一种芯片加载配置信息的方法，该方法的执行主体可以应用于图1所示的板卡上的FPGA，如图2所示，该方法包括：

S201、FPGA接收主处理器发送的包括第一信息的第一信号，第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号。

其中，第一信息可以包括软件版本信息、芯片初始化设置信息。第一信息是由至少一片芯片104中每片芯片104的类型和/或功能决定的。以至少一片芯片均为AD集成芯片为例，第一信息包括至少一片AD集成芯片中每片AD集成芯片均需要加载的软件版本信息。

FPGA与板卡上的主处理器、以及至少一片芯片中的每片芯片一一相连。虽然板卡上的至少一片芯片中的每片芯片的功能不同，但由于每片芯片的芯片类型相同，所以每片芯片需要加载的配置信息中存在部分相同的配置信息，FPGA能够在主处理器的控制下并行向至少一片芯片中的每片芯片发送这部分相同的配置信息，以使至少一片芯片中的每片芯片并行加载这部分相同的配置信息，达到缩短每片芯片加载配置信息的时间的目的。基于以上原理，FPGA通过接收主处理器发送的包括第一信息的第一信号，来获取每片芯片需要加载的相同的配置信息，以使FPGA能够在主处理器的控制下向至少一片芯片中的每片芯片发送信号。

以板卡为射频板卡为例，该射频板卡包括主处理器、至少一片AD集成芯片、以及FPGA。该FPGA接收主处理器发送的携带有bin文件的第一信号，该bin文件包括软件版本信息。

需要说明的是，板卡包括的FPGA的数量可以为一片FPGA，也可以为多片FPGA，本实施例不作限定。例如，假设板卡上包括1个主处理器、16片芯片，可以将板卡上的16片芯片分为两组，通过2片FPGA与板卡上的主处理器相连。

由于主处理器可以通过该第一信号配置FPGA内部的寄存器，FPGA可以根据内部的寄存器的设置实现选择对至少一片芯片加载配置信息的方式。以板卡为射频板卡，且至少一片芯片为8片AD集成芯片为例，FPGA内部的寄存器设置如表1所示。

表1 FPGA内部的寄存器设置

ad0_format寄存器为一个十六位的寄存器，用于FPGA与8片AD集成芯片中任意一片AD集成芯片采用串行接口连接时FPGA对该AD集成芯片串行加载配置信息。adall_format寄存器为一个十六位的寄存器，用于FPGA与8片AD集成芯片中所有AD集成芯片采用并行接口连接时FPGA对8片AD集成芯片并行加载配置信息。tx_port寄存器与rx_port寄存器用于FPGA与AD集成芯片之间的数据传输，这两个寄存器的位数均由实际应用中FPGA与AD集成芯片之间需要传输的数据的大小来决定。cmd_port寄存器为一个二十位的寄存器，用于主处理器选择FPGA与8片AD集成芯片的连接方式，假设与FPGA相连的8片AD集成芯片的编号为0至7，该寄存器的第0至4位的数值所代表的十进制数为0至7时FPGA与对应编号的AD集成芯片采用串行接口连接，该寄存器的第0至4位的数值所代表的十进制数为8时FPGA与8片AD集成芯片采用并行接口连接。

需要说明的是，除了表1所示的FPGA内部的寄存器设置之外，FPGA也可以通过其他方式实现选择为至少一片芯片中每片芯片加载配置信息的方式。

S202、FPGA生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号。

由于该第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，为了使至少一片芯片中每片芯片可以并行加载第一信息以缩短每片芯片加载配置信息的时间，FPGA生成包括该第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，进而使得与FPGA一一相连的每片芯片能够并行加载相同的配置信息。相对于现有的板卡启动的技术方案中FPGA通过串行加载至少一片芯片中的每片芯片，本发明实施例提供的技术方案中FPGA通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，缩短了每片芯片加载配置信息的时间，进而缩短了板卡启动的时间。

以至少一片芯片均为AD集成芯片，第一信息包括至少一片AD集成芯片中每片AD集成芯片均需要加载的软件版本信息为例，FPGA在接收主处理器发送的bin文件中携带有软件版本信息的第一信号之后，生成包括软件版本信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，以使至少一片芯片并行加载软件版本信息。

可选的，第一信号还包括第二信息。该第二信息包括至少一片芯片中每片芯片各自需要加载的不相同的配置信息，第一信号还用于指示FPGA生成用于指示至少一片芯片中的每片芯片串行加载第二信息的第三信号。FPGA在接收主处理器发送的包括第一信息的第一信号之后，根据还包括第二信息的第一信号生成包括第二信息的第三信号，并通过串行接口串行向至少一片芯片中的每片芯片发送第三信号。

可选的，当至少一片芯片中的每片芯片均为AD集成芯片时，第二信息包括至少一片AD集成芯片中每片AD集成芯片需要加载的寄存器配置信息、时钟设置信息、同步信号设置信息等。

可选的，FPGA接收主处理器发送的第一信号之后，FPGA可以通过并行接口和/或串行接口向至少一片芯片中的每片芯片发送用于指示至少一片芯片中的每片芯片配置信息的信号。该配置信息包括第一信息和/或第二信息。当FPGA通过并行接口和串行接口向至少一片芯片中的每片芯片发送用于指示至少一片芯片中的每片芯片配置信息的信号时，该配置信息包括第一信息和第二信息。当FPGA通过并行接口向至少一片芯片中的每片芯片发送用于指示至少一片芯片中的每片芯片配置信息的信号时，该配置信息包括第一信息。

进一步的，FPGA接收主处理器发送的第一信号之后，当FPGA通过并行接口和串行接口向至少一片芯片中的每片芯片发送用于指示至少一片芯片中的每片芯片配置信息的信号时，FPGA采用并行接口和串行接口向至少一片芯片中的每片芯片发送信号的先后顺序由至少一片芯片的芯片类型来决定。

以至少一片芯片均为AD集成芯片为例，第一信息包括至少一片AD集成芯片中每片AD集成芯片均需要加载的软件版本信息，第二信息包括至少一片AD集成芯片中每片AD集成芯片需要加载的寄存器配置信息和时钟设置信息。FPGA接收主处理器发送的包括软件版本信息、寄存器配置信息和时钟设置信息的第一信号之后，FPGA先串行向至少一片芯片发送用于指示至少一片芯片中的每片芯片加载寄存器配置信息的信号；再并行向至少一片芯片发送用于指示至少一片芯片中的每片芯片加载软件版本信息的信号；再串行向至少一片芯片发送用于指示至少一片芯片中的每片芯片加载时钟设置信息的信号，完成为至少一片芯片加载配置信息。

本发明实施例提出的一种芯片加载配置信息的方法中，FPGA在接收主处理器发送的包括第一信息的第一信号之后，由于第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，因此FPGA生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，第二信号用于指示至少一片芯片中的每片芯片并行加载第一信息，实现了FPGA通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，使得至少一片芯片中的每片芯片能够并行加载第一信息，缩短了板卡上每片芯片加载配置信息的时间，进而缩短了板卡启动的时间，解决了现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。

结合以上实施例，本发明实施例提供了一种FPGA，该FPGA可以采用图2对应的实施例提供的方法，参阅图3所示，FPGA包括：收发单元301和处理单元302。

收发单元301，用于接收主处理器发送的包括第一信息的第一信号，第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，第一信号用于指示FPGA生成用于指示至少一片芯片中的每片芯片并行加载第一信息的第二信号；

处理单元302，用于跟据收发单元301接收的第一信号生成包括第一信息的第二信号，并控制收发单元通过并行接口并行向至少一片芯片中的每片芯片发送第二信号。

可选的，第一信号还包括第二信息，第二信息包括至少一片芯片中每片芯片各自需要加载的不相同的配置信息，第一信号还用于指示FPGA生成用于指示至少一片芯片中的每片芯片串行加载第二信息的第三信号；

处理单元302还用于：

在收发单元301接收主处理器发送的第一信号之后，根据还包括第二信息的第一信号生成包括第二信息的第三信号，并控制收发单元通过串行接口串行向至少一片芯片中的每片芯片发送第三信号。

可选的，当至少一片芯片中的每片芯片均为模数集成芯片时，第二信息包括至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。

可选的，当至少一片芯片中的每片芯片均为模数集成芯片时，第一信息包括至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。

需要说明的是，本发明实施例中对单元的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

本发明实施例提出的一种FPGA中，FPGA在接收主处理器发送的第一信号之后，由于第一信息包括至少一片芯片中每片芯片需要加载的相同的配置信息，因此FPGA生成包括第一信息的第二信号，并通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，第二信号用于指示至少一片芯片中的每片芯片并行加载第一信息，实现了FPGA通过并行接口并行向至少一片芯片中的每片芯片发送第二信号，使得至少一片芯片中的每片芯片能够并行加载第一信息，缩短了板卡上每片芯片加载配置信息的时间，进而缩短了板卡启动的时间，解决了现有的板卡初始化的技术方案中存在的板卡启动的时间过长的问题。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明实施例的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种板卡，其特征在于，所述板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片；其中，

所述主处理器，用于向所述FPGA发送包括第一信息的第一信号，所述第一信息包括所述至少一片芯片中每片芯片需要加载的相同的配置信息，所述第一信号用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片并行加载所述第一信息的第二信号；

所述FPGA，用于接收所述主处理器发送的包括所述第一信息的所述第一信号；生成包括所述第一信息的所述第二信号，并通过所述并行接口并行向所述至少一片芯片中的每片芯片发送所述第二信号；

所述并行接口，用于在所述FPGA的控制下并行向所述至少一片芯片中的每片芯片发送包括所述第一信息的所述第二信号；

所述至少一片芯片中的每片芯片，用于接收所述FPGA通过所述并行接口并行发送的包括所述第一信息的所述第二信号；加载所述第一信息。

2.如权利要求1所述的板卡，其特征在于，所述第一信号还包括第二信息，所述第二信息包括所述至少一片芯片中每片芯片各自需要加载的不相同的配置信息，所述第一信号还用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片串行加载所述第二信息的第三信号；

所述FPGA还用于：

接收包括所述第二信息的所述第一信号之后，生成包括所述第二信息的所述第三信号，并通过串行接口串行向所述至少一片芯片中的每片芯片发送所述第三信号；

所述板卡还包括：

所述串行接口，用于在所述FPGA的控制下串行向所述至少一片芯片中的每片芯片发送包括所述第二信息的所述第三信号；

所述至少一片芯片中的每片芯片还用于：

接收所述FPGA通过所述串行接口串行发送的包括所述第二信息的所述第三信号；加载所述第二信息。

3.如权利要求2所述的板卡，其特征在于，当所述至少一片芯片均为模数集成芯片时，所述第二信息包括所述至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。

4.如权利要求1或2所述的板卡，其特征在于，当所述至少一片芯片均为模数集成芯片时，所述第一信息包括所述至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。

5.一种芯片加载配置信息的方法，其特征在于，所述方法应用于板卡，所述板卡包括主处理器、现场可编程门阵列FPGA、并行接口以及至少一片芯片，所述方法包括：

所述FPGA接收所述主处理器发送的包括第一信息的第一信号，所述第一信息包括所述至少一片芯片中每片芯片需要加载的相同的配置信息，所述第一信号用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片并行加载所述第一信息的第二信号；

所述FPGA生成包括所述第一信息的所述第二信号，并通过所述并行接口并行向所述至少一片芯片中的每片芯片发送所述第二信号。

6.如权利要求5所述的方法，其特征在于，所述第一信号还包括第二信息，所述第二信息包括所述至少一片芯片中每片芯片各自需要加载的不相同的配置信息，所述第一信号还用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片串行加载所述第二信息的第三信号；

所述FPGA接收所述主处理器发送的第一信号之后，还包括：

根据所述第一信号包括的所述第二信息生成包括所述第二信息的所述第三信号，并通过串行接口串行向所述至少一片芯片中的每片芯片发送所述第三信号。

7.如权利要求6所述的方法，其特征在于，当所述至少一片芯片中的每片芯片均为模数集成芯片时，所述第二信息包括所述至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。

8.如权利要求5或6所述的方法，其特征在于，当所述至少一片芯片中的每片芯片均为模数集成芯片时，所述第一信息包括所述至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。

9.一种现场可编程门阵列FPGA，其特征在于，所述FPGA位于板卡，所述板卡还包括主处理器、并行接口以及至少一片芯片，所述FPGA包括：

收发单元，用于接收所述主处理器发送的包括第一信息的第一信号，所述第一信息包括所述至少一片芯片中每片芯片需要加载的相同的配置信息，所述第一信号用于指示所述FPGA生成用于所述至少一片芯片中的每片芯片并行加载所述第一信息的第二信号；

处理单元，用于跟据所述收发单元接收的所述第一信号生成包括所述第一信息的所述第二信号，并控制所述收发单元通过所述并行接口并行向所述至少一片芯片中的每片芯片发送所述第二信号。

10.如权利要求9所述的FPGA，其特征在于，所述第一信号还包括第二信息，所述第二信息包括所述至少一片芯片中每片芯片各自需要加载的不相同的配置信息，所述第一信号还用于指示所述FPGA生成用于指示所述至少一片芯片中的每片芯片串行加载所述第二信息的第三信号；

所述处理单元还用于：

在所述收发单元接收所述主处理器发送的第一信号之后，根据所述第一信号包括的所述第二信息生成包括所述第二信息的所述第三信号，并控制所述收发单元通过串行接口串行向所述至少一片芯片中的每片芯片发送所述第三信号。

11.如权利要求10所述的FPGA，其特征在于，当所述至少一片芯片中的每片芯片均为模数集成芯片时，所述第二信息包括所述至少一片模数集成芯片中每片模数集成芯片需要加载的寄存器配置信息和时钟设置信息。

12.如权利要求9或10所述的FPGA，其特征在于，当所述至少一片芯片中的每片芯片均为模数集成芯片时，所述第一信息包括所述至少一片模数集成芯片中每片模数集成芯片均需要加载的软件版本信息。