CN202712189U - 与cmos逻辑工艺兼容的非挥发性记忆体 - Google Patents

Abstract

本实用新型涉及一种与CMOS逻辑工艺兼容的非挥发性记忆体，其包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞；所述半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的晶体管与电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布。本实用新型能与CMOS逻辑工艺兼容，提高数据保留时间，提高非挥发性记忆体的使用可靠性。

Description

与CMOS逻辑工艺兼容的非挥发性记忆体

技术领域

本实用新型涉及一种非挥发性记忆体，尤其是一种与CMOS逻辑工艺兼容的非挥发性记忆体，具体地说是一种能提高数据保留时间的非挥发性记忆体及其制备方法，属于集成电路的技术领域。

背景技术

对于片上系统（SoC）应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器（SRAM）模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。

非挥发性记忆体（NVM）工艺和传统的逻辑工艺是不一样的。非挥发性记忆体（NVM）工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种与CMOS逻辑工艺兼容的非挥发性记忆体，其结构紧凑，能与CMOS逻辑工艺兼容，提高数据保留时间，降低使用成本，提高非挥发性记忆体的使用可靠性。

按照本实用新型提供的技术方案，所述与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞；所述半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的晶体管与电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布。

所述P+浮栅电极为P导电类型的导电多晶硅。

所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板。

所述记忆体细胞内的晶体管包括PMOS访问晶体管，电容包括控制电容及编程电容，PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离。

所述半导体基板为P导电类型基板时，所述PMOS访问晶体管、控制电容及编程电容通过P型导电类型基板内的第二N型区域及第二N型区域上方的第三N型区域与P型导电类型基板相隔离。

所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、控制电容及编程电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PMOS访问晶体管包括第一N型区域及位于所述第一N型区域内上部的P型源极区与P型漏极区，控制电容包括第二P型区域及位于所述第二P型区域内上部的第一P型掺杂区域与第二P型掺杂区域；编程电容包括第三P型区域及位于所述第三P型区域内上部的第五P型掺杂区域与第六P型掺杂区域；第一P型掺杂区域、第二P型掺杂区域、第五P型掺杂区域、第六P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触。

本实用新型的优点：半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域，记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布，P+浮栅电极的宽度能完全遮挡顶角处较薄的氧化层，P+浮栅电极为P导电类型的导电多晶硅，P+浮栅电极上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极的存在，电子很难再通过顶角处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间，结构紧凑，能与CMOS逻辑工艺兼容，降低使用成本，提高非挥发性记忆体的使用可靠性。

附图说明

图1为本实用新型实施例1的结构示意图。

图2为本实用新型实施例2的结构示意图。

图3~图14为本实用新型实施例1的具体实施工艺剖视图，其中：

图3为本实用新型采用P导电类型基板的剖视图。

图4为本实用新型得到第二N型区域后的剖视图。

图5为本实用新型得到第一N型区域及第三N型区域后的剖视图。

图6为本实用新型得到第二P型区域与第三P型区域后的剖视图。

图7为本实用新型得到领域介质区域后的剖视图。

图8为本实用新型得到栅介质层后的剖视图。

图9为本实用新型得到浮栅电极后的剖视图。

图10为本实用新型自对准注入P杂质离子得到轻掺杂区域后的剖视图。

图11为本实用新型得到侧面保护层后的剖视图。

图12为本实用新型自对准注入P杂质离子得到重掺杂区域后的剖视图。

图13为本实用新型去除第五阻挡层后的剖视图。

图14为本实用新型得到P+浮栅电极后的剖视图。

图15~图25为本实用新型实施例2的具体实施工艺剖视图，其中：

图15为本实用新型采用的N导电类型基板的剖视图。

图16为本实用新型得到第一N型区域与第二N型区域后的剖视图。

图17为本实用新型得到第二P型区域与第三P型区域后的剖视图。

图18为本实用新型得到领域介质区域后的剖视图。

图19为本实用新型得到栅介质层后的剖视图。

图20为本实用新型得到浮栅电极后的剖视图。

图21为本实用新型自对准注入P杂质离子得到轻掺杂区域后的剖视图。

图22为本实用新型得到侧面保护层后的剖视图。

图23为本实用新型自对准注入P杂质离子得到重掺杂区域后的剖视图。

图24为本实用新型去除第五阻挡层后的剖视图。

图25为本实用新型得到P+浮栅电极后的剖视图。

附图标记说明：1-P导电类型基板、2-第一N型区域、3-第二N型区域、4-第三N型区域、5-第二P型区域、6-第一P型掺杂区、7-第一P型重掺杂区域、8-第一P型轻掺杂区域、9-第二P型掺杂区、10-隔离沟槽、11-第二P型轻掺杂区域、12-第二P型重掺杂区域、13-P型源极区、14-领域介质区域、15-栅介质层、16-浮栅电极、17-侧面保护层、18-第三P型轻掺杂区域、19-第三P型重掺杂区域、20-P+浮栅电极、21-P型漏极区、22-第四P型轻掺杂区域、23-第四P型重掺杂区域、24-第五P型掺杂区、25-第五P型重掺杂区域、26-第五P型轻掺杂区域、27-第六P型掺杂区、28-第六P型轻掺杂区域、29-第六P型重掺杂区域、30-顶角、31-第三P型区域、32-第一主面、33-第二主面、34-第一阻挡层、35-第二阻挡层、36-第三阻挡层、37-第四阻挡层、38-第五阻挡层、39-N导电类型基板、100-记忆体细胞、110-PMOS访问晶体管、120-控制电容及130-编程电容。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

一般地，非挥发性记忆体包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞100，所述记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130，所述PMOS访问晶体管110、控制电容120及编程电容130通过半导体基板上部的领域介质区域隔离14。在CMOS逻辑工艺中，为了能够缩小非挥发性记忆体的尺寸，在形成领域介质区域14时，一般先通过沟槽刻蚀，然后在沟槽内生长氧化层。在刻蚀形成沟槽时，沟槽具有顶角30，从非挥发性记忆体的截面上看，顶角30位于沟槽槽口的边缘，顶角30一般具有一定的坡度。当在沟槽内生长氧化层时，由于顶角30的存在，沟槽的顶角30处的氧化层厚度要比沟槽其他位置的氧化层都要薄；当通过非挥发性记忆体进行数据存储时，由于顶角30处较薄的氧化层，使得非挥发性记忆体内的电子能穿过较薄的氧化层进行漏电，即使得非挥发性记忆体的数据保留时间不能达到所需的要求，降低非挥发性记忆体存储数据的可靠性。为了能够提高非挥发性记忆体存储数据的保留时间，下面通过实施例1和实施例2对本实用新型进行说明。

实施例1

如图1和图13所示：为了能够使得非挥发性记忆体与CMOS逻辑工艺相兼容，同时能够使得非挥发性记忆体能够存储更长的时间，非挥发性记忆体包括P导电类型基板1，P导电类型基板1的材料为硅。P导电类型基板1内的上部设有至少一个记忆体细胞100，所述记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130，P导电类型基板1的表面上淀积覆盖有栅介质层15，所述栅介质层15覆盖对应形成记忆体细胞100的表面，PMOS访问晶体管110、控制电容120及编程电容130间通过P导电类型基板1内的领域介质区域14相互隔离。领域介质区域14位于P导电类型基板1的隔离沟槽10内，所述隔离沟槽10位于P导电类型基板1的上部，从P导电类型基板1的第一主面32向下延伸，通过在隔离沟槽10内生长栅氧化层得到领域介质区域14，所述领域介质区域14的材料一般为二氧化硅。由上述分析可知，隔离沟槽10的顶角30处的氧化层厚度要比隔离沟槽10其他位置处的氧化层厚度薄。为了阻止电子从顶角30处的氧化层漏电，在隔离沟槽10的顶角30的正上方设有P+浮栅电极20，所述P+浮栅电极20位于栅介质层15上，且P+浮栅电极20的宽度与顶角30相对应分布，具体地说即P+浮栅电极20的宽度能完全遮挡顶角30处较薄的氧化层。P+浮栅电极20为P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间。

栅介质层15上淀积有浮栅电极16，所述浮栅电极16覆盖于栅介质层15上，并贯穿覆盖PMOS访问晶体管110、控制电容120及编程电容130对应的栅介质层15，从而将PMOS访问晶体管110、控制电容120及编程电容130相互连接配合。浮栅电极16的两侧覆盖有侧面保护层17，所述侧面保护层17覆盖浮栅电极16对应的外壁表面。在本实用新型实施例的非挥发性记忆体的俯视平面上看，P+浮栅电极20与浮栅电极16相接触。

所述PMOS访问晶体管110、控制电容120及编程电容130通过外侧的第三N型区域4及下方的第二N型区域3与P导电类型基板1内的P导电类型区域隔离，P导电类型基板1内的P导电区域形成第一P型区域。浮栅电极16的材料包括导电多晶硅，栅介质层15为二氧化硅，侧面保护层17为二氧化硅或氮化硅；领域介质区域14为二氧化硅。

所述PMOS访问晶体管110包括第一N型区域2，所述第一N型区域2内的上部设有对称分布的P型源极区13及P型漏极区21，所述P型源极区13、P型漏极区21与对应的领域介质区域14及上方的栅介质层15相接触。P型源极区13包括第三P型轻掺杂区域18及第三P型重掺杂区域19，所述第三P型重掺杂区域19的掺杂浓度大于第三P型轻掺杂区域18的掺杂浓度。P型漏极区21包括第四P型轻掺杂区域22及第四P型重掺杂区域23，所述第四P型重掺杂区域23的掺杂浓度大于第四P型轻掺杂区域22的掺杂浓度。第三P型轻掺杂区域18与第四P型轻掺杂区域22为同一制造层，第三P型重掺杂区域19与第四P型重掺杂区域23为同一制造层。第三P型轻掺杂区域18与第三P型重掺杂区域19相接触，并通过第三P型重掺杂区域19与领域介质区域14相接触，第三P型轻掺杂区域18在第一N型区域2内延伸的宽度与侧面保护层17的厚度相一致；同时，第四P型轻掺杂区域22的设置与第三P型轻掺杂区域18的分布设置相同。

控制电容120包括第二P型区域5，所述第二P型区域5内的上部设有第一P型掺杂区6及第二P型掺杂区9；所述第一P型掺杂区6与第二P型掺杂区9对称分布于第二P型区域5内。第一P型掺杂区6、第二P型掺杂区9与对应领域介质区域14及栅介质层15相接触。第一P型掺杂区6包括第一P型轻掺杂区域8及第一P型重掺杂区域7，第一P型轻掺杂区域8通过第一P型重掺杂区域7与领域介质区域14相接触，第一P型轻掺杂区域8在第二P型区域5内的延伸距离与侧面保护层17的厚度相一致。第二P型掺杂区9包括第二P型轻掺杂区域11及第二P型重掺杂区域12，所述第二P型轻掺杂区域11通过第二P型重掺杂区域12与领域介质区域14相接触，第二P型轻掺杂区域11与第一P型轻掺杂区域8的分布设置相一致。浮栅电极16与栅介质层15及栅介质层15下方的第二P型区域5间形成电容结构，即控制电容120。同理，浮栅电极16与栅介质层15及栅介质层15下方的第三P型区域31间也形成电容结构，即编程电容130。

编程电容130包括第三P型区域31，所述第三P型区域31内的上部设有第五P型掺杂区24及第六P型掺杂区27，所述第五P型掺杂区24与第六P型掺杂区27对称分布于第三P型区域31内。第五P型掺杂区24包括第五P型轻掺杂区域26及第五P型重掺杂区域25，第五P型重掺杂区域25的掺杂浓度大于第五P型轻掺杂区域26的掺杂浓度，第五P型轻掺杂区域26通过第五P型重掺杂区域25与领域介质区域14相接触，第五P型轻掺杂区域26在第三P型区域31内的延伸距离与侧面保护层17的厚度相一致。第六P型掺杂区27包括第六P型轻掺杂区域28及第六P型重掺杂区域29，第六P型轻掺杂区域28通过第四N型轻掺杂区域29与领域介质区域14相接触，第六P型轻掺杂区域28与第五P型轻掺杂区域26的分布设置相一致。第五P型轻掺杂区域26与第六P型轻掺杂区域28为同一制造层，第五P型重掺杂区域25与第六P型重掺杂区域29为同一制造层。

通过编程电容130能够对对记忆体细胞100进行写入数据，或者将记忆体细胞100内的数据擦除；通过PMOS访问晶体管110能够读取记忆体细胞100内的存储数据状态，通过控制电容120能够将电压值传到浮栅电极16上，实现浮栅电极16与编程电容130间电压值，根据相应的电压值能够实现数据写入、擦除及读取操作。

如图3~图13所示：上述结构的非挥发性记忆体可以通过下述工艺步骤实现，具体地：

a、提供P导电类型基板1，所述P导电类型基板1包括第一主面32及第二主面33；如图3所示：所述P导电类型基板1与常规CMOS工艺制备要求相兼容一致，P导电类型基板1的材料可以选用常用的硅，第一主面32与第二主面33相对应；

b、在P导电类型基板1的第一主面32上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在P导电类型基板1内形成所需的第一N型区域2、第三N型区域4、第二P型区域5及第三P型区域31，第一N型区域2位于第二P型区域5及第三P型区域31间，第三N型区域4位于第二P型区域5及第三P型区域31的外侧；

如图4~图6所示，具体地形成过程为：

b1、在P导电类型基板1的第一主面32上淀积第一阻挡层34，并选择性地掩蔽和刻蚀所述第一阻挡层34，在第一阻挡层34上方自对准注入N型杂质离子，以在P导电类型基板1内得到第二N型区域3；如图4所示，所述第一阻挡层34为二氧化硅或氮化硅；当第一主面32上淀积第一阻挡层34后，通过刻蚀中心区域的第一阻挡层34，当自对准注入N型杂质离子后，能在P导电类型基板1内得到第二N型区域3；所述N型杂质离子为半导体工艺中常用的杂质离子，通过控制N型杂质离子注入的剂量及能量，能够形成所需的第二N型区域3；

b2、去除上述P导电类型基板1对应第一主面32上的第一阻挡层34，并在第一主面32上淀积第二阻挡层35；

b3、选择性地掩蔽和刻蚀第二阻挡层35，并在第二阻挡层35上方自对准注入N型杂质离子，以在半导体基板1内形成第一N型区域2及第三N型区域4，第一N型区域2及第三N型区域4均位于第二N型区域3的上方；如图5所示：选择性地掩蔽和刻蚀第二阻挡层35后，将需要形成第一N型区域2及第三N型区域4上方对应的第二阻挡层35刻蚀掉，当注入N型杂质离子后，能形成第一N型区域2及第三N型区域4，第三N型区域4与第一N型区域2的外侧；

b4、去除上述P导电类型基板1对应第一主面32上的第二阻挡层35，并在第一主面32上淀积第三阻挡层36；

b5、选择性地掩蔽和刻蚀第三阻挡层36，并在第三阻挡层36上方自对准注入P型杂质离子，以在第二N型区域3上方形成第二P型区域5及第三P型区域31，第二P型区域5与第三P型区域31间通过第一N型区域2隔离；

如图6所示：刻蚀第三阻挡层36时，将第二P型区域5及第三P型区域31上方对应的第三阻挡层36去除，当自对准注入P型杂质离子后，能形成第二P型区域5及第三P型区域31；

c、在上述半导体基板内进行沟槽刻蚀，以在半导体基板内形成所需的隔离沟槽10，并在隔离沟槽10内设置隔离介质，以在半导体基板内形成领域介质区域14，所述领域介质区域14从第一主面32向下延伸，并使得第三N型区域4、第二P型区域5、第一N型区域2及第三P型区域31的上部相互隔离；

如图7所示：领域介质区域14为二氧化硅，可以通过常规在隔离沟槽10内热氧化生长得到；

d、在上述P导电类型基板1对应的第一主面32上淀积栅介质层15，所述栅介质层15覆盖半导体基板1的第一主面32；如图8所示：所述栅介质层15为二氧化硅，栅介质层15覆盖于领域介质区域14及半导体基板1对应的表面；

e、在上述P导电类型基板1的第一主面32上淀积浮栅电极16，所述浮栅电极16覆盖于栅介质层15上并贯穿第二P型区域5、第一N型区域2及第三P型区域31上方对应的栅介质层15上；如图9所示：图中第二P型区域5、第一N型区域2及第三P型区域31上方对应的浮栅电极16为同一制造层，且相互连接成一体；此处为了能够显示本实用新型的结构，采用间隔剖视方法得到本实用新型的剖视图；浮栅电极16在栅介质层15上呈T字形；

f、在上述栅介质层15上淀积第四阻挡层37，并选择性地掩蔽和刻蚀第四阻挡层37，去除第一N型区域2、第二P型区域5及第三P型区域31上方对应覆盖浮栅电极16的第四阻挡层37；

g、在上述第四阻挡层37上方自对准注入P型杂质离子，在第二P型区域5内的上部得到第一P型轻掺杂区域8及第二P型轻掺杂区域11，在第一N型区域2内的上部得到第三P型轻掺杂区域18及第四P型轻掺杂区域22，并在第三P型区域31内的上部得到第五P型轻掺杂区域26与第六P型轻掺杂区域28；如图10所示：第四阻挡层37为二氧化硅或氮化硅；当选择性地掩蔽和刻蚀第四阻挡层37后，使得除第二P型区域5、第一N型区域2及第三P型区域31外相应的区域均能阻挡P型杂质离子注入P型导电类型基板1内；采用常规的自对准注入P型杂质离子，能够同时得到所需的P型轻掺杂区域；

h、去除上述第四阻挡层37，并在第一主面32上淀积侧面保护材料，以在浮栅电极16的两侧形成侧面保护层17；如图11所示：所述侧面保护层17的材料为氧化硅或二氧化硅，通过侧面保护层17能够在形成所需的重掺杂区域，同时能使得相应的轻掺杂区域与侧面保护层17相对应一致；

i、在上述第一主面32上淀积第五阻挡层38，并选择性地掩蔽和刻蚀第五阻挡层38，以去除第二P型区域5、第一N型区域2及第三P型区域31上方对应淀积覆盖的第五阻挡层38；淀积并选择性地掩蔽和刻蚀第五阻挡层38，主要是避免在形成重掺杂区域时，避免离子注入P型导电类型基板1内其他区域内；第五阻挡层38为二氧化硅或氮化硅；

j、在上述第五阻挡层38上方再次自对准注入P型杂质离子，在第二P型区域5内的上部得到第一P型重掺杂区域7及第二P型重掺杂区域12，在第一N型区域2内的上部得到第三P型重掺杂区域19及第四P型重掺杂区域23，并在第三P型重掺杂区域31内的上部得到第五P型重掺杂区域25与第六P型重掺杂区域29；如图12所示：所述自对准注入P型杂质离子的浓度大于步骤g的离子浓度，由于有第五阻挡层38及侧面保护层17的阻挡，能够使得在相应形成轻掺杂区域的位置形成重掺杂区域，且保留的轻掺杂区域能与侧面保护层17相一致，从而得到所需的单一多晶架构；

k、去除第一主面32上的第五阻挡层38。如图13所示：去除第五阻挡层38，得到所需的非挥发性记忆体。

l、在上述栅介质层15上淀积P+浮栅电极材料，并选择性地掩蔽和刻蚀P+浮栅电极材料，以在隔离沟槽10的顶角30正上方形成P+浮栅电极20。如图14所示。

实施例2

如图2和图25所示：本实施例中半导体基板为N导电类型基板39，当采用N导电类型基板39后，在N导电类型基板39内不用形成第二N型区域3，即第二P型区域5及第三P型区域31直接与N型导电类型基板39相接触，同时，第一N型区域2与第三N型区域4也直接与N导电类型基板39相接触。采用N导电类型基板39后的其余结构与实施例1的设置均相同。

如图15~图25所示：上述结构的非挥发性记忆体可以通过下述工艺步骤实现，具体地：

a、提供N导电类型基板39，所述N导电类型基板39包括第一主面32及第二主面33；如图15所示，N导电类型基板39的材料可以为硅；

b、在半导体基板的第一主面32上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一N型区域2、第三N型区域4、第二P型区域5及第三P型区域31，第一N型区域2位于第二P型区域5及第三P型区域31间，第三N型区域4位于第二P型区域5及第三P型区域31的外侧；

步骤b的形成过程可以分为：

s1、在第一主面32上淀积第二阻挡层35，并选择性地掩蔽和刻蚀第二阻挡层35；

s2、在上述第二阻挡层35的上方自对准注入N型杂质离子，以在N导电类型基板39内的上部得到所需的第一N型区域2与第二N型区域4，如图16所示；

s3、去除第一主面32上的第二阻挡层35，并在第一主面32上淀积第三阻挡层36；

s4、选择性地掩蔽和刻蚀第三阻挡层36，并在第三阻挡层36上方自对准注入P型杂质离子，以在N导电类型基板39内得到第二P型区域5与第三P型区域31，如图17所示；

c、在上述半导体基板内进行沟槽刻蚀，以在半导体基板内形成所需的隔离沟槽10，并在隔离沟槽10内设置隔离介质，以在半导体基板内形成领域介质区域14，所述领域介质区域14从第一主面32向下延伸，并使得第三N型区域4、第二P型区域5、第一N型区域2及第三P型区域31的上部相互隔离；如图18所示；

d、在上述半导体基板对应的第一主面32上淀积栅介质层15，所述栅介质层15覆盖半导体基板1的第一主面32，如图19所示；

e、在上述半导体基板的第一主面32上淀积浮栅电极16，所述浮栅电极16覆盖于栅介质层15上并贯穿第二P型区域5、第一N型区域2及第三P型区域31上方对应的栅介质层15上，如图20所示；

f、在上述栅介质层15上淀积第四阻挡层37，并选择性地掩蔽和刻蚀第四阻挡层37，去除第一N型区域2，第二P型区域5及第三P型区域31上方对应覆盖浮栅电极16的第四阻挡层37；

g、在上述第四阻挡层37上方自对准注入P型杂质离子，在第二P型区域5内的上部得到第一P型轻掺杂区域8及第二P型轻掺杂区域11，在第一N型区域2内的上部得到第三P型轻掺杂区域18及第四P型轻掺杂区域22，并在第三P型区域31内的上部得到第五P型轻掺杂区域26与第六P型轻掺杂区域28，如图21所示；

h、去除上述第四阻挡层37，并在第一主面32上淀积侧面保护材料，以在浮栅电极16的两侧形成侧面保护层17，如图22所示；

i、在上述第一主面32上淀积第五阻挡层38，并选择性地掩蔽和刻蚀第五阻挡层38，以去除第二P型区域5、第一N型区域2及第三P型区域31上方对应淀积覆盖的第五阻挡层38；

j、在上述第五阻挡层38上方再次自对准注入P型杂质离子，在第二P型区域5内的上部得到第一P型重掺杂区域7及第二P型重掺杂区域12，在第一N型区域2内的上部得到第三P型重掺杂区域19及第四P型重掺杂区域23，并在第三P型重掺杂区域31内的上部得到第五P型重掺杂区域25与第六P型重掺杂区域29，如图23所示；

k、去除第一主面32上的第五阻挡层38，如图24所示。

l、在上述栅介质层15上淀积P+浮栅电极材料，并选择性地掩蔽和刻蚀P+浮栅电极材料，以在隔离沟槽10的顶角30正上方形成P+浮栅电极20，如图25所示。

上述描述中，本实用新型实施例均以记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130的结构，PMOS访问晶体管110、控制电容110及编程电容120均通过领域介质区域14相互隔离，本技术领域人员可知，当在制备记忆体细胞100的过程中，在隔离沟槽10内形成领域介质区域14时，均必须在隔离沟槽10的顶角30设置P+浮栅电极20，即除本实用新型描述的记忆体细胞100的结构外，其余结构的记忆体细胞100中只要利用隔离沟槽10进行隔离晶体管与电容结构时，都可以利用本实用新型设置P+浮栅电极20的方法提高数据保留时间。其余结构的记忆体细胞100结构为本技术领域人员所熟知，其余结构的记忆体细胞100结构利用本实用新型设置P+浮栅电极20形成的结构此处不再一一列举描述。

同时，上述描述非挥发性记忆体时，均以记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130的结构来描述完整的制备过程。当非挥发性记忆体的记忆体细胞100采用其他结构时，采用与CMOS逻辑工艺兼容的实施步骤均可，只要在半导体基板上制备记忆体细胞过程中形成隔离沟槽10，并在隔离沟槽10内生长隔离介质形成领域介质区域14，通过领域介质区域14隔离记忆体细胞100内的晶体管与电容即可，其余结构的记忆体细胞100制备过程此处不再详述。

如图1和图14所示：对于单个记忆体细胞100来说，其可以实现单个二进制数据的写入、读取及擦除。下面通过对单个记忆体细胞100写入、读取及擦除过程来说明本实用新型非挥发记忆体的工作机理。当需要写入输入据时，将P导电类型基板1内的P型区域电压始终置0电位，第一N型区域2、第二N型区域3及第三N型区域4均置位5电位，第二P型区域5也置位0电位，第三P型区域31的电压为-5V，编程电容130的第五P型掺杂区24及第六P型掺杂区27的电压均置位-5V，控制电容120的第一P型掺杂区6及第二P型掺杂区9均置位5V；由于控制电容120的传递作用，能够将5V的电压值传递到浮栅电极16上，浮栅电极16上产生4~5V的电压值，此时浮栅电极16与第三P型区域31间的电压值为9~10V，就会达到场发射特性也称为FN（Fowler-Nordheim）隧道效应所需的电场，电子就会通过栅介质层15到达浮栅电极16内，实现数据的写入。由于浮栅电极16下方通过栅介质层15隔绝，侧面通过侧面保护层17进行隔绝，因此电子能在浮栅电极16内能长时间保留。

当需要擦除记忆体细胞100内的数据时，将P导电类型基板1内的P型区域电压始终置0电位，第一N型区域2、第二N型区域3及第三N型区域4的电压均置位5V电压，第二P型区域5的电压置位-5V，第一P型掺杂区6、第二P型掺杂区9的电压均置位-5V，第三P型区域31的电压置位5V，第五P型掺杂区24及第六P型掺杂区27均置位5V电压，在控制电容120作用下，能使得浮栅电极16内产生-4V~-5V的电压，此时浮栅电极16与第三P型区域31间的电压值为-9~-10V，就会达到场发射特性也称为FN（Fowler-Nordheim）隧道效应所需的电场，电子会通过栅介质层15进入第三P型区域31内，从而实现将浮栅电极16内数据擦除。

当需要读取记忆体细胞100内的数据时，将P导电类型基板1内的P型区域电压始终置0电位，第一N型区域2、第二N型区域3及第三N型区域4的电压均置位5V电压，第二P型区域5置位-1V，第一P型掺杂区6及第二P型掺杂区9均置位-1V，PMOS访问晶体管源极区13及PMOS访问晶体管漏极区21均置位0.5V，第三P型区域31置位5V电压，第五P型掺杂区24及第六P型掺杂区27均置位5V电压。当加载上述电压值后，当记忆体细胞100内写入数据时，浮栅电极16内有大量电子，当记忆体细胞100内数据被擦除时，电子从浮栅电极16内流出；当浮栅电极16内有电子时，通过PMOS访问晶体管源极区13的电流较大，当电子从浮栅电极16内流出时，通过PMOS访问晶体管源极区13的电流较小，从而根据相应电流的大小，能够知道记忆体细胞100是写入数据状态还是处于数据擦除状态。

由于第一P型掺杂区6、第二P型掺杂区9、P型源极区13、P型漏极区21、第五P型掺杂区24及第六P型掺杂区27中对应P+区域中可以移动的负离子（电子）是少子，这样当把吸入的数据操持的更久，存储使用时更加安全可靠。

同时，在隔离沟槽10的顶角30的正上方设置P+浮栅电极20，P+浮栅电极20为P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而进一步提高了非挥发性记忆体的数据存储时间。

如图2和图23所示：采用N导电类型基板39对应形成的单一多晶架构的非挥发性记忆体，需要进行的写入、擦除及读取时，需要相应的加载电压，以实现相应的写入、擦除及读取操作。具体地，相应的写入、擦除及读取的电压加载与采用P导电类型基板1对应形成的单一多晶架构的非挥发性记忆体操作时电压相一致，此处不再详细叙述。

本实用新型半导体基板内的上部设有若干隔离沟槽10，所述隔离沟槽10内设置有隔离介质以形成领域介质区域14，记忆体细胞100内的PMOS访问晶体管110、控制电容120及编程电容130通过领域介质区域14相互隔离；隔离沟槽10的顶角30正上方设有P+浮栅电极20，所述P+浮栅电极20位于栅介质层15上，并与隔离沟槽10的顶角30相对应分布，P+浮栅电极20的宽度能完全遮挡顶角30处较薄的氧化层，P+浮栅电极20为P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间。

Claims (6)

1.一种与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞（100）；其特征是：所述半导体基板内的上部设有若干隔离沟槽（10），所述隔离沟槽（10）内设置有隔离介质以形成领域介质区域（14）；记忆体细胞（100）内的晶体管与电容通过领域介质区域（14）相互隔离；半导体基板的第一主面（32）上淀积有栅介质层（15），所述栅介质层（15）覆盖隔离沟槽（10）的槽口并覆盖半导体基板的第一主面（32）；隔离沟槽（10）的顶角（30）正上方设有P+浮栅电极（20），所述P+浮栅电极（20）位于栅介质层（15）上，并与隔离沟槽（10）的顶角（30）相对应分布。

2.根据权利要求1所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述P+浮栅电极（20）为P导电类型的导电多晶硅。

3.根据权利要求1所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述半导体基板的材料包括硅，半导体基板为P导电类型基板（1）或N导电类型基板（39）。

4.根据权利要求3所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述记忆体细胞（100）内的晶体管包括PMOS访问晶体管（110），电容包括控制电容（120）及编程电容（130），PMOS访问晶体管（110）、控制电容（120）及编程电容（130）通过领域介质区域（14）相互隔离。

5.根据权利要求4所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述半导体基板为P导电类型基板（1）时，所述PMOS访问晶体管（110）、控制电容（120）及编程电容（130）通过P型导电类型基板（1）内的第二N型区域（3）及第二N型区域（3）上方的第三N型区域（4）与P型导电类型基板（1）相隔离。

6.根据权利要求4所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述栅介质层（15）上设有浮栅电极（16），所述浮栅电极（16）覆盖并贯穿PMOS访问晶体管（110）、控制电容（120）及编程电容（130）上方对应的栅介质层（15），浮栅电极（16）的两侧淀积有侧面保护层（17），侧面保护层（17）覆盖浮栅电极（16）的侧壁；PMOS访问晶体管（110）包括第一N型区域（2）及位于所述第一N型区域（2）内上部的P型源极区（13）与P型漏极区（21），控制电容（120）包括第二P型区域（5）及位于所述第二P型区域（5）内上部的第一P型掺杂区域（6）与第二P型掺杂区域（9）；编程电容（130）包括第三P型区域（31）及位于所述第三P型区域（31）内上部的第五P型掺杂区域（24）与第六P型掺杂区域（27）；第一P型掺杂区域（6）、第二P型掺杂区域（9）、第五P型掺杂区域（24）、第六P型掺杂区域（27）、P型源极区（13）及P型漏极区（21）与上方的浮栅电极（16）相对应，并分别与相应的栅介质层（15）及领域介质区域（14）相接触。

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