CN202710997U - 一种用于伺服驱动系统的编码器接口ip核 - Google Patents
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Abstract
本实用新型公开了一种用于伺服驱动系统的编码器接口IP核，该编码器接口IP核与外部编码器相连，包括滤波模块、UART模块、解差分模块、FPGA逻辑控制模块和双口RAM模块。滤波模块的输入端连接外部编码器，输出端分别与解差分模块和UART模块的输入端相连；解差分模块和UART模块的输出端分别与FPGA逻辑控制模块的输入端相连，FPGA逻辑控制模块的输出端和双口RAM模块的输入端相连，双口RAM的输出端即为该IP核的输出端。本实用新型编码器接口IP核能实现对增量式、绝对式编码器的信号处理，可应用于对编码器有不同需求的伺服控制系统中。
Description
技术领域
本实用新型涉及一种编码器接口IP核，尤其涉及一种用于伺服驱动系统的对编码器信号进行处理的IP核。
背景技术
在半闭环位置伺服控制系统中，常采用光电编码器作为位置检测元件。考虑到不同应用场合对编码器反馈精度、成本等的不同要求，在进行伺服驱动系统的开发时，会根据需求选用增量式、绝对式等编码器中的一种。目前国内外高端交流伺服系统普遍采用FPGA（现场可编程门阵列）实现对某种编码器信号的译码、信号输出等功能。但在现有的实现方式下：在处理方式上，每种接口只能对一种编码器的信号进行处理，编码器不同，接口电路就要重新设计，增加了成本；在实现上，未形成代码可重用的编码器接口IP核，导致系统设计周期变长。
发明内容
为解决现有技术中所存在的上述问题，本实用新型提出一种用于伺服控制系统中的对编码器信号进行处理的IP核，实现对增量式、绝对式编码器的信号处理，应用于对编码器有不同需求的伺服控制系统中。使用该IP核，既可以满足不同应用场合对编码器的不同需求，又可以实现代码可重用、降低硬件和人力成本的目的。
为实现上述目的，本实用新型提供了一种用于伺服控制系统的编码器接口IP核，该编码器接口IP核与外部编码器相连，包括滤波模块、UART（异步接收/发送装置）模块、解差分模块、FPGA逻辑控制模块和双口RAM（随机存储器）模块。滤波模块的输入端连接外部编码器，输出端分别与解差分模块和UART模块的输入端相连；解差分模块和UART模块的输出端分别与FPGA逻辑控制模块的输入端相连，FPGA逻辑控制模块的输出端和双口RAM模块的输入端相连，双口RAM的输出端即为该IP核的输出端。
本实用新型的相比现有技术具有以下优点：
1. 实现对增量式、绝对式编码器信号的处理，可兼容市场上多种编码器，可应用于对编码器有不同需求的伺服控制系统中，提高了伺服驱动系统的适用范围；
2. 本实用新型使用软IP核实现对编码器信号的处理，既可以满足不同应用场合对编码器的不同需求，又可以实现代码可重用、降低硬件和人力成本的目的。
附图说明
图1是本实用新型编码器接口IP核的结构示意图。
图2是本实用新型编码器接口IP核在FPGA中的应用功能框图。
图中，101- 滤波模块；102-解差分模块；103-UART模块；104-FPGA逻辑控制模块；105-双口RAM模块。201-Flash控制器；202-编码器接口IP核；203-NiosII处理器；204-以太网；205-SDRAM控制器。
具体实施方式
下面结合附图对本实用新型进行详细描述。
如图1所示，本实用新型用于伺服控制系统中的编码器接口IP核，包括：滤波模块101、UART模块103、解差分模块102、FPGA逻辑控制模块104和双口RAM模块105。滤波模块101的输入端接该IP核的输入信号（即外部编码器的输出信号），滤波模块101的三组输出端与解差分模块102相连、另一组输出端与UART模块103相连；解差分模块102的输出端和UART模块103的输出端分别与FPGA逻辑控制模块104的输入端相连，FPGA逻辑控制模块104的输出端和双口RAM模块105的输入端相连，双口RAM105的输出端即为该IP核的输出端。
本实用新型基于上述编码器接口IP核的对编码器信号进行处理的方法，包括以下步骤：
1、 用滤波模块101的输入端与外部编码器相连，外部编码器可以是增量式或绝对式编码器。当外部编码器为增量式，其信号经过滤波模块101滤除差分信号中的干扰，输出给解差分模块102；当外部编码器为绝对式，其信号经滤波模块101滤去串行数据信号中的干扰，输出给UART模块103；
2、 当外部编码器为增量式编码器时，用解差分模块102将滤波后的增量式编码器的差分信号转换为单电平信号，输出给FPGA逻辑控制模块104；当外部编码器为绝对值编码器时，用UART模块103接收滤波后的绝对式编码器的串行数据信号，输出给FPGA逻辑控制模块104；
3、 FPGA逻辑控制模块104对增量式编码器信号进行鉴向、计数、分频或倍频等处理，对绝对式编码器信号进行序列控制、分频或倍频、波特率发生等处理，使得编码器信号的采集准确、及时，并将采集到的信号输出到双口RAM模块105；
4、 将编码器信号写入双口RAM模块105保存，由主控制器（如DSP，数字信号处理器）从双口RAM模块105中读出编码信息。
图2所示是本实用新型编码器接口IP核202应用于伺服控制系统的一种FPGA实现方式，通过Avalon总线与NiosII处理器203构成SOPC系统，通过编码器接口IP核202传送编码器数据。
FPGA片内处理器与外设之间通过Avalon交换式总线连接。NiosII203控制编码器接口IP核202将编码器信号数据存至双口RAM模块105，并通过与DSP间的请求与应答信号将编码器信号传送至DSP。也可以通过以太网204进行数据的传输。NiosII处理器203的作用是初始化、通过总线设置各IP核。
Claims (1)
1.一种用于伺服驱动系统的编码器接口IP核，所述编码器接口IP核与外部编码器相连；其特征在于：所述编码器接口IP核包括滤波模块（101）、UART模块（103）、解差分模块（102）、FPGA逻辑控制模块（104）和双口RAM模块（105）；所述滤波模块（101）的输入端与所述外部编码器相连，输出端分别与解差分模块（102）和UART模块（103）的输入端相连；所述解差分模块（102）和UART模块（103）的输出端分别与FPGA逻辑控制模块（104）的输入端相连；所述FPGA逻辑控制模块（104）的输出端和双口RAM模块（105）的输入端相连。
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| CN 201220353583 CN202710997U (zh) | 2012-07-20 | 2012-07-20 | 一种用于伺服驱动系统的编码器接口ip核 |
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2012
- 2012-07-20 CN CN 201220353583 patent/CN202710997U/zh not_active Expired - Lifetime
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