CN202649763U - 一种同步串行传输绝对式编码器解码装置 - Google Patents

Abstract

本实用新型公开了一种同步串行传输绝对式编码器解码装置，它至少包括同步串行传输绝对式编码器接口、RS485收发芯片1、RS485收发芯片2、光电隔离电路1、光电隔离电路2、反向施密特触发器、可编程逻辑器件、上位机和时钟；可编程逻辑器件至少由并行接口模块、配置寄存器组模块、时钟分频模块、时序逻辑控制模块、时钟发送模块、指令集寄存器模块、数据发送模块、数据接收模块和接收寄存器组模块组成，实现上位机与同步串行传输绝对式编码器的通讯，并对同步串行传输绝对式编码器输出的串行数据进行解码等处理。本实用新型采用可编程逻辑器件使得整个电路结构简单，设计灵活，可靠性高，实用性强，具有很好的实际应用价值和市场竞争力。

Description

一种同步串行传输绝对式编码器解码装置

技术领域

本实用新型涉及通讯技术、信号处理和伺服控制技术等领域，特别涉及一种同步串行传输绝对式编码器解码装置。

背景技术

随着现代工业的快速发展，相应的工厂设备如精密数控机床、工业机器人等对伺服驱动系统提出了越来越高的要求。绝对式编码器输出位置值和电机轴的位置一一对应，便于记忆和保存，可以直接读出绝对位置信息，没有累积误差，抗干扰特性强、数据的可靠性高，被广泛应用于精密机床和机器人等精度要求比较高的场合。

如果用户要获取不同厂商的绝对式编码器的信息，就要遵循厂家所制定的绝对式编码器的通信协议，并使用不同厂商提供的编码器接口方案解决编码器的解码问题，如Heidenhain公司提供编码器通信协议的IP核，日本多摩川公司提供专用转换芯片对绝对式编码器进行解码等等。但厂商提供的绝对式编码器专用转换芯片价格昂贵。

目前采用同步串行传输数据的绝对式编码器已经得到广泛应用，而采用同步串行传输数据的通信协议有多种，但目前还没有一种针对同步串行传输数据的绝对式编码器的通用型解码装置。

发明内容

基于现有技术的不足，本实用新型的目的在于提供一种同步串行传输绝对式编码器解码装置，实现上位机与同步串行传输绝对式编码器的通讯，并对同步串行传输绝对式编码器输出的串行数据进行解码等处理。

本实用新型的技术方案概述如下：

一种同步串行传输绝对式编码器解码装置，其特征在于：它至少包括同步串行传输绝对式编码器接口、RS485收发芯片1、RS485收发芯片2、光电隔离电路1、光电隔离电路2、反向施密特触发器、可编程逻辑器件、上位机和时钟；可编程逻辑器件分别与时钟和上位机连接，可编程逻辑器件输出的同步时钟信号Tclk经光电隔离电路1、RS485收发芯片1传输到同步串行传输绝对式编码器接口，可编程逻辑器件输出的使能信号DE经光电隔离电路2传输到RS485收发芯片2；可编程逻辑器件输出的串行指令数据DTx经光电隔离电路2、RS485收发芯片2传输到同步串行传输绝对式编码器接口；同步串行传输绝对式编码器接口输出的串行数据DRx经RS485收发芯片2、光电隔离电路2和反向施密特触发器传输到可编程逻辑器件。

可编程逻辑器件至少由并行接口模块、配置寄存器组模块、时钟分频模块、时序逻辑控制模块、时钟发送模块、指令集寄存器模块、数据发送模块、数据接收模块和接收寄存器组模块组成；采用可编程逻辑器件实现上位机与同步串行传输绝对式编码器的通讯，并对同步串行传输绝对式编码器输出的串行数据进行解码等处理；并行接口模块分别与配置寄存器组模块和指令集寄存器模块连接，配置寄存器组模块分别与时钟分频模块和时序逻辑控制模块连接，时钟分频模块输出的同步时钟信号Tclk分别与时序逻辑控制模块、时钟发送模块、数据发送模块和数据接收模块连接，时序逻辑控制模块分别与时钟发送模块、指令集寄存器模块、数据发送模块和数据接收模块连接，指令集寄存器模块与数据发送模块连接，数据接收模块与接收寄存器组模块连接，接收寄存器组模块与并行接口模块连接。

时序逻辑控制模块，在可编程逻辑器件完成初始化后，时序逻辑控制模块产生一系列使能信号en1、en2、en3、en4和DE，使能信号en1、en2、en3、en4和DE分别控制时钟发送模块、指令集寄存器模块、数据发送模块、数据接收模块和RS485收发芯片2的工作状态；使能信号en1有效时，时钟发送模块接收时钟分频模块分频后的同步时钟信号Tclk，并将该同步时钟信号Tclk由光电隔离电路1、RS485收发芯片1发送到同步串行传输绝对式编码器接口；使能信号en2有效时，指令集寄存器模块根据并行接口模块发送的指令选择信号对指令集寄存器模块中存储的并行指令数据进行选择，并将选择的并行指令数据输送给数据发送模块；使能信号en3有效时，数据发送模块将指令集寄存器模块输出的并行指令数据转换为串行指令数据DTx，该串行指令数据DTx经光电隔离电路2和RS485收发芯片2发送到同步串行传输绝对式编码器接口；使能信号en4有效时，数据接收模块接收经同步串行传输绝对式编码器接口、RS485收发芯片2、光电隔离电路2和反向施密特触发器传输的串行数据DRx，并对该串行数据进行CRC校验，且将校验正确的串行数据DRx转换为并行数据传输到上位机；使能信号DE用于控制切换RS485收发芯片2的工作状态。

与现有技术相比，本实用新型的有益效果在于：

采用可编程逻辑器件和RS485收发芯片、光电隔离电路、反向施密特触发器等构成一种同步串行传输绝对式编码器解码装置，实现上位机与同步串行传输绝对式编码器的通讯，并对同步串行传输绝对式编码器输出的串行数据进行解码等处理。采用可编程逻辑器件使得整个电路结构简单，设计灵活，可靠性高，实用性强。该装置可作为同步串行传输数据的绝对式编码器的通用型解码装置，从而满足用户对低成本的要求，具有很好的实际应用价值和市场竞争力。

附图说明

图1是一种同步串行传输绝对式编码器解码装置的结构框图；

具体实施方式

下面结合附图对本实用新型作进一步说明。

本实用新型的一种同步串行传输绝对式编码器解码装置结构框图如图1所示，该同步串行传输绝对式编码器解码装置，其特征在于：至少包括同步串行传输绝对式编码器接口、RS485收发芯片1、RS485收发芯片2、光电隔离电路1、光电隔离电路2、反向施密特触发器、可编程逻辑器件、上位机和时钟；可编程逻辑器件分别与时钟和上位机连接，可编程逻辑器件输出的同步时钟信号Tclk经光电隔离电路1、RS485收发芯片1传输到同步串行传输绝对式编码器接口，可编程逻辑器件输出的使能信号DE经光电隔离电路2传输到RS485收发芯片2；可编程逻辑器件输出的串行指令数据DTx经光电隔离电路2、RS485收发芯片2传输到同步串行传输绝对式编码器接口；同步串行传输绝对式编码器接口输出的串行数据DRx经RS485收发芯片2、光电隔离电路2和反向施密特触发器传输到可编程逻辑器件。

可编程逻辑器件至少由并行接口模块、配置寄存器组模块、时钟分频模块、时序逻辑控制模块、时钟发送模块、指令集寄存器模块、数据发送模块、数据接收模块和接收寄存器组模块组成；采用可编程逻辑器件实现上位机与同步串行传输绝对式编码器的通讯，并对同步串行传输绝对式编码器输出的串行数据进行解码等处理；并行接口模块分别与配置寄存器组模块和指令集寄存器模块连接，配置寄存器组模块分别与时钟分频模块和时序逻辑控制模块连接，时钟分频模块输出的同步时钟信号Tclk分别与时序逻辑控制模块、时钟发送模块、数据发送模块和数据接收模块连接，时序逻辑控制模块分别与时钟发送模块、指令集寄存器模块、数据发送模块和数据接收模块连接，指令集寄存器模块与数据发送模块连接，数据接收模块与接收寄存器组模块连接，接收寄存器组模块与并行接口模块连接。

同步时钟信号Tclk作为同步串行传输绝对式编码器接收串行指令数据DTx和发送串行数据DRx的同步触发信号。

时序逻辑控制模块，在可编程逻辑器件完成初始化后，时序逻辑控制模块产生一系列使能信号en1、en2、en3、en4和DE，使能信号en1、en2、en3、en4和DE分别控制时钟发送模块、指令集寄存器模块、数据发送模块、数据接收模块和RS485收发芯片2的工作状态；使能信号en1有效时，时钟发送模块接收时钟分频模块分频后的同步时钟信号Tclk，并将该同步时钟信号Tclk由光电隔离电路1、RS485收发芯片1发送到同步串行传输绝对式编码器接口；使能信号en2有效时，指令集寄存器模块根据并行接口模块发送的指令选择信号对指令集寄存器模块中存储的并行指令数据进行选择，并将选择的并行指令数据输送给数据发送模块；使能信号en3有效时，数据发送模块将指令集寄存器模块输出的并行指令数据转换为串行指令数据DTx，该串行指令数据DTx经光电隔离电路2和RS485收发芯片2发送到同步串行传输绝对式编码器接口；使能信号en4有效时，数据接收模块接收经同步串行传输绝对式编码器接口、RS485收发芯片2、光电隔离电路2和反向施密特触发器传输的串行数据DRx，并对该串行数据进行CRC校验，且将校验正确的串行数据DRx转换为并行数据传输到上位机；使能信号DE用于控制切换RS485收发芯片2的工作状态。

使能信号DE用于控制切换RS485收发芯片2的工作状态如下：

(1)当使能信号DE为高电平时，RS485收发芯片2切换为发送状态；

若使能信号en1有效(en1高电平)，时钟发送模块接收时钟分频模块分频后的同步时钟信号Tclk，并将该同步时钟信号Tclk由光电隔离电路1、RS485收发芯片1发送到同步串行传输绝对式编码器接口；

若使能信号en2有效(en2高电平)，指令集寄存器模块根据并行接口模块发送的指令选择信号对指令集寄存器模块中存储的并行指令数据进行选择，并将选择的并行指令数据输送给数据发送模块；

若使能信号en3有效(en3高电平)，数据发送模块将指令集寄存器模块输出的并行指令数据转换为串行指令数据DTx，并将该串行指令数据DTx由光电隔离电路2和RS485收发芯片2发送到同步串行传输绝对式编码器接口；该串行指令数据DTx用于控制编码器的工作状态。

(2)当使能信号DE为低电平时，RS485收发芯片2切换为接收状态。

若使能信号en4有效(en4高电平)，数据接收模块接收经同步串行传输绝对式编码器接口、RS485收发芯片2、光电隔离电路2和反向施密特触发器传输来的串行数据DRx，并对该串行数据进行CRC校验，且将校验正确的串行数据DRx转换为并行数据，该并行数据经接收数据寄存器组模块和并行接口模块传输到上位机。

上位机可以通过并行接口模块向配置寄存器组模块写入配置信息值，配置信息值包括：发送给编码器同步时钟的频率信息值和编码器发送数据的位数信息值等。配置寄存器组模块将这些配置信息值分别传送给时序控制模块和时钟分频模块，从而时序控制模块可以根据配置信息值产生使能信号en1、en2、en3、en4和DE，时钟分频模块可以根据配置信息值产生所需频率的同步时钟信号Tclk。

在此说明书中，应当指出，以上实施例仅是本实用新型较有代表性的例子。显然，本实用新型不局限于上述具体实施例，还可以做出各种修改、变换和变形。因此，说明书和附图应被认为是说明性的而非限制性的。凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均应认为属于本实用新型的保护范围。

Claims (2)

1.一种同步串行传输绝对式编码器解码装置，其特征在于：至少包括同步串行传输绝对式编码器接口、RS485收发芯片1、RS485收发芯片2、光电隔离电路1、光电隔离电路2、反向施密特触发器、可编程逻辑器件、上位机和时钟；所述可编程逻辑器件分别与时钟和上位机连接，可编程逻辑器件输出的同步时钟信号Tclk经光电隔离电路1、RS485收发芯片1传输到同步串行传输绝对式编码器接口，可编程逻辑器件输出使能信号DE经光电隔离电路2传输到RS485收发芯片2，可编程逻辑器件输出的串行指令数据DTx经光电隔离电路2、RS485收发芯片2传输到同步串行传输绝对式编码器接口；所述同步串行传输绝对式编码器接口输出的串行数据DRx经RS485收发芯片2、光电隔离电路2和反向施密特触发器传输到可编程逻辑器件。 

2.根据权利要求1所述的一种同步串行传输绝对式编码器解码装置，其特征在于：所述可编程逻辑器件，至少由并行接口模块、配置寄存器组模块、时钟分频模块、时序逻辑控制模块、时钟发送模块、指令集寄存器模块、数据发送模块、数据接收模块和接收寄存器组模块组成；采用可编程逻辑器件实现上位机与同步串行传输绝对式编码器的通讯，并对同步串行传输绝对式编码器输出的串行数据进行解码等处理；所述并行接口模块分别与配置寄存器组模块和指令集寄存器模块连接，所述配置寄存器组模块分别与时钟分频模块和时序逻辑控制模块连接，所述时钟分频模块输出的同步时钟信号Tclk分别与时序逻辑控制模块、时钟发送模块、数据发送模块和数据接收模块连接，所述时序逻辑控制模块分别与时钟发送模块、指令集寄存器模块、数据发送模块和数据接收模块连接，所述指令集寄存器模块与数据发送模块连接，所述数据接收模块与接收寄存器组模块连接，所述接收寄存器组模块与并行接口模块连接。 

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