CN202404581U - 优先级可调多通道dma控制器 - Google Patents

Abstract

本实用新型属于一种DMA控制器，具体公开一种优先级可调多通道DMA控制器，包括：数据输入通道数相等的数据缓冲存储及其控制模块和一组控制寄存器；用于所述数据缓冲存储及其控制模块通信的多路复用模块，该模块用于把数据缓冲存储及其控制模块中的信号和数据进行多路复用后传输到DMA引擎；DMA引擎根据各数据输入通道所配置的工作模式及预设优先级完成各种数据传输任务。该DMA控制器可以实现多数据输入通道共享一个DMA数据通道。

Description

优先级可调多通道DMA控制器

技术领域

本实用新型属于一种DMA控制器，具体涉及一种优先级可调多通道DMA控制器。

背景技术

在以微处理器(microprocessor unit，MPU)为主控设备的数据处理系统和SoC芯片中，数据的传输通常采用3种方式。1)轮询方式：MPU周期性检测从设备的状态，在适当的时间从源设备中取出数据并写入目的设备。采用这种方式时，将占用大量的处理器时间，且数据传输速度受MPU指令执行时间的限制。2)中断方式：当从设备需要进行数据传输时，向MPU发出中断请求，MPU响应后执行数据传输任务。采用这种方式时，MPU不必主动查询从设备状态，节省了部分处理器时间，但传输过程仍受MPU控制，并未提高数据传输速度。3)直接存储器存取(direct memory access，DMA)方式：DMA是一种快速传送数据的机制，由DMA控制器实现.DMA的应用能够有效减轻处理器的负担，可以大大提高数据传输的效率，从而提高系统性能。

DMA作为一种快速传送数据的机制很好解决了外设与存储器之间的数据传递，但是在以微处理器(microprocessor unit，MPU)为主控设备DMA通道数量往往非常有限。对于高速多通道数据采集系统很难为每一个数据通道分配一个DMA通道用于存储数据。

发明内容

本实用新型的目的在于提供一种优先级可调多通道DMA控制器，该DMA控制器可以实现多数据输入通道共享一个DMA数据通道。

实现本实用新型目的的技术方案：一种优先级可调多通道DMA控制器，它包括：多个数据输入通道，每个数据输入通道的输入端对应一个通道控制寄存器组，每个数据输入通道的输出端对应一个数据缓冲存储及其控制模块，数据缓冲存储及其控制模块的输出端与多路复用模块通信，多路复用模块的输出端与DMA引擎通信。

所述的通道控制寄存器组与DMA引擎之间通过通道仲裁模块连接。

所述的通道控制寄存器组与多路复用模块之间通过通道仲裁模块连接。

所述的多路复用模块内含有第二缓冲存储模块。

所述的DMA引擎上设有两个主设备接口。

本实用新型的有益技术效果：该DMA控制器可以实现多数据输入通道共享一个DMA数据通道。每个DMA通道模块分别包括和数据输入通道数相等的数据缓冲存储及其控制模块和一组控制寄存器，控制寄存器可以控制通道传输的优先级。数据输入通道输入数据先存于缓冲区中，根据控制寄存器设定的优先级分时占用DMA数据通道进行数据传输。本实用新型通过对通道配置寄存器和通道仲裁模块的设置，可以实现固定优先级、不同服务分配比的轮转优先级等多种优先级仲裁算法，增强了DMA控制器的通用性。

附图说明

图1为本实用新型所提供的一种优先级可调多通道DMA控制器的系统组成框图；

图2为本实用新型所提供的一种利用地址掩码器产生环形缓冲的示意图；

图3为本实用新型所提供的一种FIFO环形缓冲区的示意图；

图4为本实用新型所提供的一种链表描述符结构的示意图。

图中：1.寄存器堆，101.第一通道寄存器组，102.第二通道寄存器组，103.第三通道寄存器组，104.第四通道寄存器组，105.第五通道寄存器组，106.第六通道寄存器组，107.第七通道寄存器组，108.第八通道寄存器组；

2.数据输入通道，201.第一数据输入通道，202.第二数据输入通道，203.第三数据输入通道，204.第四数据输入通道，205.第五数据输入通道，206.第六数据输入通道，207.第七数据输入通道，208.第八数据输入通道；

3.第一数据缓冲存储及控制模块，301.第一通道数据缓冲存储及控制模块，302.第二通道数据缓冲存储及控制模块，303.第三通道数据缓冲存储及控制模块，304.第四通道数据缓冲存储及控制模块，305.第五通道数据缓冲存储及控制模块，306.第六通道数据缓冲存储及控制模块，307.第七通道数据缓冲存储及控制模块，308.第八通道数据缓冲存储及控制模块；

4.多路复用模块，401.第二数据缓冲存储模块；

5.第二主设备接口，6.DMA引擎，7.第一主设备接口，8.通道仲裁模块。

具体实施方式

下面结合附图和实施例对本实用新型作进一步详细说明。

本实用新型所提供的一种优先级可调多通道DMA控制器的系统组成框图如图1所示。MPU可通过指令设置与内存统一编址的寄存器组，完成对可调多通道DMA控制器的动态配置。

如图1所示：

寄存器堆1包括八个寄存器组：即包括第一通道寄存器组101、第二通道寄存器组102、第三通道寄存器组103、第四通道寄存器组104、第五通道寄存器组105、第六通道寄存器组106、第七通道寄存器组107、第八通道寄存器组108。

数据输入通道2包括八个数据通道：第一数据输入通道201、第二数据输入通道202、第三数据输入通道203、第四数据输入通道204、第五数据输入通道205、第六数据输入通道206、第七数据输入通道207、第八数据输入通道208。

寄存器堆1中的八个寄存器组分别与数据输入通道2中的一个通道通信，即：第一通道寄存器组101与第一数据输入通道201通信，第二通道寄存器组102与第二数据输入通道202通信，第三通道寄存器组103与第三数据输入通道203通信，第四通道寄存器组104与第四数据输入通道204通信，第五通道寄存器组105与第五数据输入通道205通信，第六通道寄存器组106与第六数据输入通道206通信，第七通道寄存器组107与第七数据输入通道207通信，第八通道寄存器组108与第八数据输入通道208。

第一数据缓冲存储及控制模块3包括八个数据缓冲存储及控制模块：第一通道数据缓冲存储及控制模块301、第二通道数据缓冲存储及控制模块302、第三通道数据缓冲存储及控制模块303、第四通道数据缓冲存储及控制模块304、第五通道数据缓冲存储及控制模块305、第六通道数据缓冲存储及控制模块306、第七通道数据缓冲存储及控制模块307、第八通道数据缓冲存储及控制模块308。

第一数据缓冲存储及控制模块3的八个模块均采用FIFO存储缓冲器。

数据输入通道2的每个通道分别与第一数据缓冲存储及控制模块3中的一个模块通信，即：第一数据输入通道201与第一通道数据缓冲存储及控制模块301通信，第二数据输入通道202与第二通道数据缓冲存储及控制模块302通信，第三数据输入通道203与第三通道数据缓冲存储及控制模块303通信，第四数据输入通道204与第四通道数据缓冲存储及控制模块304通信，第五数据输入通道205与第五通道数据缓冲存储及控制模块305通信，第六数据输入通道206与第六通道数据缓冲存储及控制模块306通信，第七数据输入通道207与第七通道数据缓冲存储及控制模块307通信，第八数据输入通道208与第八通道数据缓冲存储及控制模块308通信。

第一数据缓冲存储及控制模块3的八个模块均与一个多路复用模块4通信，多路复用模块4中包括一个第二数据缓冲存储模块401，第一数据缓冲存储及控制模块3的八个模块均与第二数据缓冲存储模块401通信。多路复用模块4采用多路复用器。第二数据缓冲存储模块401采用环形FIFO缓冲存储器。

多路复用模块4与DMA引擎6通信。DMA引擎6的两个总线接口分别与第二主设备接口5、第一主设备接口7连接。

寄存器堆1与DMA引擎6之间还直接通过通道仲裁模块8通信。寄存器堆1与多路复用模块4之间还直接通过通道仲裁模块8通信。通道仲裁模块8采用仲裁状态寄存器。

主要模块的功能如下：

(1)寄存器堆1：

寄存器堆1通过数据输入通道2与第一数据缓冲存储及控制模块3通信，寄存器堆1用于根据寄存器中预配置的数据对第一数据缓冲存储及控制模块3的DMA数据传输进行控制。

本实用新型提供了8个DMA数据输入通道201、202...203，每个数据输入通道有一个独立的寄存器组，多个寄存器组构成一个寄存器堆1。寄存器组包括控制状态寄存器、源/目的地址寄存器、源/目的地址指针寄存器、源/目的地址掩码寄存器、传输长度寄存器、链表描述符指针寄存器。数据元素的传输过程如下：①从源地址指向的存储空间读取数据；②将此数据写入目的地址指向的存储空间.每个通道的数据传输过程是数据元素传输过程的重复，当此过程的重复次数达到传输长度寄存器中的值后，即完成了一个完整的DMA数据帧传输过程。

可以通过写寄存器完成对各通道源地址、目的地址、传输数据帧大小、工作模式以及优先级的设置。

(2)多个数据输入通道2：

可以通过寄存器堆1设定通道模块的优先级。未进行传输的通道输入的数据先存入第一数据缓冲存储及控制模块3，根据寄存器堆1可以控制数据输入通道2传输的优先级进行数据传输。

(3)第一数据缓冲存储及控制模块3：

用于缓冲实时输入的数据，等待DMA控制器进行数据传输。

它包括多路缓冲存储模块和缓冲存储控制模块：多路缓冲存储模块用于数据输入通道的数据存储；缓冲存储控制模块用于控制把来自外部DMA请求模块的数据写入第一数据缓冲存储及控制模块3，并在第一数据缓冲存储及控制模块3中的数据达到一定容量时，产生写请求信号，并把写请求信号经多路复用模块4传输到DMA引擎6的总线接口；也用于控制把第一数据缓冲存储及控制模块3中的数据读出后送到DMA请求模块，并在第一数据缓冲存储及控制模块3中的数据达到一定容量时，产生读请求信号，并把读请求信号经所述多路复用模块4传送到DMA引擎6的总线接口。

第一缓冲存储模块3采用FIFO存储缓冲器，当数据输入通道不间断的向DMA模块同时输入数据时将数据存入FIFO存储缓冲器当中。当输入数据到达一定数量时申请DMA传输，通过通道仲裁模块8的优先级仲裁决定数据传输的先后顺序。

(4)多路复用模块4：

多路复用模块4与第一数据缓冲存储及控制模块3的所有模块都通信，用于把多个通道数据缓冲存储及控制模块的信号和数据进行多路复用后传输到DMA引擎6的总线接口。

(5)第二缓冲存储模块401：

多路复用模块4内部的第二缓冲存储模块401与第一数据缓冲存储及控制模块3的所有模块都通信。

第二缓冲存储模块401采用环形FIFO存储器，用于存储DMA数据传输中的数据，避免DMA数据溢出。

为使DMA控制器运行时地址不超出DMA缓冲区存储空间范围，在本实用新型中利用地址掩码器产生环形缓冲，如图2所示：源地址或目的地址寄存器可设置为“不变”、自动“加1”、“减1”或“加索引值”，修正后的地址进入选择器，只有地址掩码寄存器对应位为1的地址位可以进行修改，其它位保持不变，修改后的地址将回写入地址寄存器。例如，缓冲区起始地址为0x80，地址掩码寄存器设置为0x7f，则缓冲区地址范围为0x80至0xff.通过这种方法实现了DMA环形缓冲区和无开销循环，简化了驱动程序和硬件的设计，但缓冲区的容量限制为2的n方。

图3为DMA控制器所对应的FIFO型环形缓冲区示意图。在设计DMA缓冲区时，需综合考虑对MPU负载的影响和数据传输延时：缓冲区过大将导致传输延时增大；缓冲区过小将使中断过于频繁，导致MPU效率降低.对于同样大小的缓冲区，划分的子缓冲区数过少将增大传输延时，子缓冲区数过多则会降低缓冲区使用效率.实际应用时，需根据具体情况作出权衡。

(5)DMA引擎6：

DMA引擎6是DMA的核心模块，可根据各数据输入通道2所配置的工作模式及预设优先级完成各种数据传输任务。

优先级可调多通道DMA控制器链表描述符存储于DMA引擎6的缓冲器中，可在传输过程中对数据帧和缓冲区大小进行动态调整，减少MPU对DMA传输过程的参与。链表中的每个描述符定义待传输数据帧的格式和控制信息，配合DMA控制器完成数据传输任务。

链表描述符结构见图4：描述符由4个32位的字组成，分别包含控制位/传输长度、源地址、目的地址、指向下一个描述符的指针.控制位包括模式选择位和设备接口选择位.描述符中指针将各个描述符构成单向链表，链表头节点由链表描述符指针寄存器决定，尾节点由描述符中的链表结束位(EOL)决定.当采用链表描述符方式传输数据时，首先需对传输通道的链表描述符指针寄存器赋值，设置控制寄存器中的描述符使能位有效，并启动DMA引擎6。DMA引擎6将从链表描述符的指针指向的缓冲器地址中取出描述符，描述符中的数据分别装入控制寄存器、源地址寄存器、目的地址寄存器和链表描述符指针寄存器.此后，DMA引擎将开始数据的传输过程。

当完成一个数据帧的传输任务后，DMA将根据链表描述符指针寄存器中的值，自动从缓冲器相应的地址中取出下一个描述符。若描述符中的EOL位为1，则DMA引擎停止工作，并向MPU发出中断请求信号.在某些应用领域中，数据传输并非完全按照链表顺序进行。例如，在发生拥塞的以太网节点中，若几个IP分组同时到达路由器，并期望经同一个输出端口转发，如果此情况持续一段时间，缓存被耗尽，路由器只有丢弃优先级低的分组。此时，当MAC模块向DMA控制器发出进行数据传输的请求时，应放弃对当前描述符的处理，强制取出链表中的下一个描述符。通过在DMA控制器中增加输入信号在硬件握手模式中实现了这一功能，若信号有效并持续2时钟周期，当前描述符将失效。DMA引擎完成当前数据帧的传输后，链表中下一个描述符将被强制取出，其中的数据被写入相应寄存器。数据传输过程中，需保护内存中一块特定区域的数据不被覆盖而又不知该区域大小时，此功能也有实际用途。

(6)通道仲裁模块8：

由于多通道201、202...208可能在同一时间发起请求，当多个数据输入通道同时发起DMA请求时，需要进行通道仲裁。通道仲裁模块8可以根据数据输入通道2中各数据输入通的优先级选择下一个进行数据传输的通道。

当寄存器堆1与DMA引擎6之间直接通过通道仲裁模块8通信时，通道仲裁模块8根据数据输入通的优先级选择下一个进行数据传输的通道，直接传输到DMA引擎6。

当寄存器堆1与多路复用模块4之间通过通道仲裁模块8通信时，通道仲裁模块8根据数据输入通的优先级选择下一个进行数据传输的通道，该通道的数据进行多路复用后传输到DMA引擎6。

通道仲裁模块8采用了优先级和轮转相结合的仲裁机制。通道仲裁模块8将八个通道分为4个组(I、II、III、IV)，每组有2个通道，含有哪2个通道可通过24位的通道组配置寄存器进行配置。通道组具有4种优先级顺序(A、B、C、D)。通道仲裁模块8将系统分为10个仲裁状态，每个状态对应一种优先级顺序，可通过20位的仲裁状态寄存器进行设置。每组中的2个通道则轮流传输，假设I组包含通道1和通道4，如果本次I组获得授权时通道1进行传输，则下次I组获得授权时将优先传输通道4。

(7)总线接口，即设备接口：提供DMA控制器与存储器和IO设备之间的接口，采用符合AMBA2.0总线规范的设计。DMA控制器具有2个主设备接口，即第二主设备接口5、第一主设备接口7，用于在2个存储单元或IO设备间交换数据；一个从设备接口，提供MPU访问寄存器堆的数据通路。

DMA控制器处于工作状态时，通过主设备接口5、7读出缓冲区中的数据或把数据写入第二缓冲存储模块401的环形缓冲区。为实现处理器和DMA控制器对缓冲区的并行操作，一般可采用多缓冲机制，将缓冲区划分为若干个子缓冲区。为使从缓冲区中读出的数据为有效数据，或写入缓冲区中的数据不覆盖处理器未处理的数据，可在处理器每次对一个子缓冲区进行读(写)操作后，对DMA控制器的目的(源)地址寄存器和传输长度寄存器重新赋值。使驱动程序的设计更加灵活，DMA制器通过设置地址指针寄存器在缓冲区中实现环形队列。DMA地址寄存器中的值每次更新后与地址指针寄存器中的值进行比较，如相等则DMA引擎停止工作，处理器完成一个数据帧的读写后更新地址指针寄存器中的值，此时DMA引擎才能重新启动。

优先级可调多通道DMA控制器硬件握手模式：在DMA控制器的2个主设备接口5、7中各设计了一组硬件握手信号，每组包含2个信号，即DMA请求和DMA应答。当从设备需要发起DMA传输时，相应主设备接口的DMA请求信号有效，DMA控制器响应请求后启动DMA引擎6，当一个数据帧(大小由MPU预设或由链表描述符决定)传输完毕后，DMA控制器发出应答信号，从设备收到应答后令请求信号复位，完成一次DMA传输任务。硬件握手模式对于在进行DMA传输的从设备中存在慢速设备时尤其有用。

优先级可调多通道DMA控制器二级流水线：DMA控制器的2个主设备接口5、7各对应一组数据地址总线，数据传输可在一组总线上进行，也可以在2组总线间进行。当在一组总线上传输时，数据需进行缓存，总线采用时分复用策略，即在地址路径中，源地址和目的地址间隔一个周期在地址总线上交替出现在数据传输路径中，DMA数据总线为双向总线，它从该DMA控制器中读入数据放入临时寄存器，在下一周期将此数据通过同一总线写入该该DMA控制器中。因此，利用一组总线传输数据，每传一个数据将至少占用两个时钟周期。当DMA控制器在两组总线间传输数据时，为提高数据传输速度，数据在传输过程中可不经过缓存直接到达目的地址。DMA引擎6通过读总线和写总线对该DMA控制器进行读写操作，读写动作可同时进行，因而构成了一个二级流水线.

本实用新型所提供的一种优先级可调多通道DMA控制器的数据输入通道2不仅局限于上述实施例所描述的八个通道201、202...208，数据输入通道2可以为任意多个通道，每个数据输入通道分别对应一个数据缓冲存储及其控制模块和一组控制寄存器组，多数据输入通道共享一个DMA引擎。

上面结合附图和实施例对本实用新型作了详细说明，但是本实用新型并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本实用新型宗旨的前提下作出各种变化。本实用新型未作详细描述的内容均可以采用现有技术。

Claims (5)

1.一种优先级可调多通道DMA控制器，其特征在于：它包括：多个数据输入通道，每个数据输入通道的输入端对应一个通道控制寄存器组，每个数据输入通道的输出端对应一个数据缓冲存储及其控制模块，数据缓冲存储及其控制模块的输出端与多路复用模块(4)通信，多路复用模块的输出端与DMA引擎(6)通信。

2.根据权利要求1所述的一种优先级可调多通道DMA控制器，其特征在于：所述的通道控制寄存器组与DMA引擎(6)之间通过通道仲裁模块(8)连接。

3.根据权利要求1所述的一种优先级可调多通道DMA控制器，其特征在于：所述的通道控制寄存器组与多路复用模块(4)之间通过通道仲裁模块(8)连接。

4.根据权利要求1所述的一种优先级可调多通道DMA控制器，其特征在于：所述的多路复用模块(4)内含有第二缓冲存储模块(401)。

5.根据权利要求1所述的一种优先级可调多通道DMA控制器，其特征在于：所述的DMA引擎(6)上设有两个主设备接口。

Images