CN202404571U

CN202404571U - 基于nand的高速fmc存储模块

Info

Publication number: CN202404571U
Application number: CN2011205081098U
Authority: CN
Inventors: 戴荣; 阴陶; 林峰; 赵尔苏; 刘畅
Original assignee: CHENGDU FOURIER ELECTRONIC TECHNOLOGY Co Ltd
Current assignee: CHENGDU FOURIER ELECTRONIC TECHNOLOGY Co Ltd
Priority date: 2011-12-08
Filing date: 2011-12-08
Publication date: 2012-08-29
Anticipated expiration: 2021-12-08

Abstract

本实用新型公开了一种基于NAND的高速FMC存储模块，属于大容量，高速存储器的一种。包括电源管理模块、NANDFLASH芯片、FPGA、串行铁电、并行铁电、千兆网PHY芯片、USB控制芯片和FMC接插件，还包括在FPGA内部设置的NIOSCPU软核，地址控制器，Dd乒乓缓冲单元，所述地址控制器分别与NAND芯片、NIOSCPU软核以及Dd乒乓缓冲单元连接，NIOSCPU软核分别与千兆网PHY芯片、USB控制芯片、串行铁电、并行铁电以及Dd乒乓缓冲单元连接，Dd乒乓缓冲单元与FMC接插件连接。本实用新型具有存储容量大且可扩展，速度快，外部接口丰富，操作灵活，还具有配套的人性化的上位机操作界面，体积小，模块化，操作方便，便于使用，能够用于高速数据存储，数据回放等的优点。

Description

基于NAND的高速FMC存储模块

技术领域

本实用新型公开了一种基于NAND的高速FMC存储模块，尤其属于大容量，高速存储器的一种。

背景技术

目前市场上的大容量存储解决方案主要有磁盘阵列、固态盘和基于NAND阵列的存储板。磁盘阵列具有大容量高速的特性但是其体积大、不抗震动；固态盘抗震动、体积小但是其速度不及并行访问的存储板且速度不稳定。

基于NAND的高速FMC存储模块集具了这两种存储方案的优点，减少了他们的缺点、具有速度快、体积小和抗震动性好，自带多种接口，具备多种数据存储方式与回放方式等优点，模块内部采用高性能，低功耗FPGA芯片，并在FPGA内部构建CPU，运行操作系统对数据流等进行调度，速度块，可靠性高。

但是，如何利用NAND的高速FMC存储模块，并在FPGA内部构建CPU，目前，还没有一个切实可行的实施方案。

发明内容

本实用新型提供了一种存储容量大且可扩展，速度快，外部接口丰富，操作灵活，具有配套的人性化的上位机操作界面，体积小，模块化，操作方便，便于使用，能够用于高速数据存储，数据回放等优点的存储模块。

为实现上述技术目的，本实用新型的技术方案如下：

基于NAND的高速FMC存储模块，包括电源管理模块、NAND FLASH芯片、FPGA、串行铁电、并行铁电、千兆网PHY芯片、USB控制芯片和FMC接插件，还包括在FPGA内部设置的NIOS CPU软核，地址控制器，Dd乒乓缓冲单元，所述地址控制器分别与NAND芯片、NIOS CPU软核以及Dd乒乓缓冲单元连接， NIOS CPU软核分别与千兆网PHY芯片、USB控制芯片、串行铁电、并行铁电以及Dd乒乓缓冲单元连接，Dd乒乓缓冲单元与FMC接插件连接。

本实用新型所述Dd乒乓缓冲单元包括两个建立在FPGA内部的双口存储器。

上述技术方案中，所述的英文缩写具体为：

NAND FLASH ：容量非易失存储器；

FPGA：可编程门阵列；

FMC： FOR FPGA MEZZANINE CARD，FPGA连接的卡，VITA57协议；

NIOS CPU：一种由FPGA内部构建的CPU；

USB：通用串行总线；

Drs地址+Drs：FPGA内部建立的数据缓存单元，双口存储器，用于乒乓缓冲数据，将数据发送到NAND中去。

本实用新型的工作过程及原理是：

电源管理模块向存储板各个模块提供所需电源，使其能够正常工作。电源管理模块接收输入3.3V电压，提供给各个芯片所需电压包括1.2V、2.5V、3.3V等。

FPGA选用了Altera公司Cyclone IV 系列FPGA。FPGA主要实现千兆网功能，USB通信功能，数据通信功能，以及NAND FLASH控制器功能。同时在FPGA内部实现Nios II嵌入式处理器。完成存储数据索引管理，命令控制，FLASH控制器主控功能。

串行铁电是一种串行访问的存储器，其数据地址线挂接到FPGA，FPGA在内部把铁电引脚连接到与NIOS CPU连接的引脚，这样NIOS可通过对外部引脚赋值实现铁电的访问时序。

并行铁电存储器是一种并行访问的存储器，他的数据线，地址线连接到FPGA，在FPGA内部做控制器，可以对并行铁电存储器进行访问。

千兆网PHY芯片是实现千兆网必不可少的器件，他是用于实现千兆网的，Cyclone IV 具有自带千兆网协议内核，此板采用了FPGA IP核实现千兆网MAC层协议，使用千兆网物理层芯片，物理层芯片本地端直接接口挂接到FPGA上。物理层芯片Ethernet端直接送到FMC接插件。其中千兆网的TCP/IP协议可以通过Nios II运行操作系统实现，使用TCP/IP协议通信。

逻辑芯片FPGA的功能是负责把接收到的外部数据顺序存储到NAND，把外部要求的数据从NAND中取出来发送出去，其逻辑结构如图2所示：其主要逻辑模块包括RS编解码、NAND控制器和控制状态机。

USB接口的实现是使用USB协议芯片来实现的，支持USB2.0。芯片本地端数据线接到FPGA上，FPGA可以对USB控制芯片直接发起操作，芯片USB端数据线通过FMC接插件引出。USB芯片传输速度可以做到15MB/s。并在PC机端使用USB延长器，USB通信传输距离不小于2米。

FPGA内部的NIOS处理器作为本实用新型的主控单元，它通过一组总线与FPGA相连接，并自定义时序来实现FPGA与NIOS的通讯，通过总线NIOS可以监测FPGA的工作状态并设置FPGA工作模式。

NAND FLASH很重要，数据写入速度要求比较高，数据的正确性要求比较高， SLC系列FLASH写入速度比MLC速度快，数据出错几率低，所以选用SLC系列的芯片

NAND FLASH擦除命令：NAND芯片是不能连续写的存储器，在两次写之间必须间入一次擦除操作。NIOS负责顺序启动NAND擦除，并在擦除过程中标记坏块信息到铁电，坏块是指NAND芯片中不能保证数据正确性的块，在擦除过程中通过某地址返回的状态信息区分坏块，在数据的存取过程中必须把坏块过滤掉以保证数据的正确性，称为地址映射。

状态切换命令：本实用新型存、取数据以前必须切换其到存、取状态，否则系统将不正常工作。状态切换通过与外部通讯的高层协议实现，要求在发送存储数据以前先发送一个切换为存储状态的命令，收到切换为存储状态的命令后NIOS负责设置FPGA为存储数据状态允许存储数据过程；在发送读取命令以前必须发送一个切换为读取状态的命令。

读取命令：NIOS根据读取命令配置起始地址和结束地址，然后启动读取过程。FPGA首先发起地址解析，然后启动NAND控制器读取对应地址的数据到NAND缓存，然后把数据解码到缓存，发送出去。

当收到需要存储的数据，FPGA直接负责把数据存储到数据帧头对应的NAND阵列地址中。

本实用新型还支持通过千兆网或者是USB发送数据到存储器，然后通过指令将存储器中的数据回放到FMC接口，同时可以接收FMC接口的数据，将数据通过千兆网或是USB回放，转存到上位机。

本实用新型采用的高速NAND具有两个完全独立的物理存储空间，这两个存储空间可交替进行操作，每个存储空间的页编程时间最大为500us，在采用four page操作的情况下，900us的时间可完成16KB的数据量写入，如果在两个存储空间进行交替的乒乓操作，在其中一个存储空间处于编程忙状态时，可向另一个处于空闲状态的存储空间写入数据，这样可避免编程等待时间，那么在500us的时间内将完成16KB的数据量存储，单片NAND速度将达到31.25MB/S。在硬件设计上，本实用新型是8片NAND并联操作，总存储速度为250MB/S。

由于本实用新型采用了FPGA这种可编程门阵列的大容量存储机制，单板理论最大容量达64GB；

由于采用NIOS和自定义FPGA逻辑组合的控制方式，使本实用新型系统在兼具FPGA模块化特性方便移植的同时又具有灵活性，使复杂的系统功能得以方便实现，缩短开发周期，抢占市场先机，本实用新型还具备体积小，功耗低的特点。

由于在内部设置了Dd乒乓缓冲单元，使得本实用新型可以实现读、写同时进行，进而实现高速、大容量的存储功能。

附图说明

图1是本实用新型的结构框图；

图2是数据存储流程图；

图3是数据回放流程图。

具体实施方式

实施例1

基于NAND的高速FMC存储模块，包括电源管理模块、NAND芯片、FPGA、串行铁电、并行铁电、千兆网PHY芯片、USB控制芯片和FMC接插件，还包括在FPGA内部设置的NIOS CPU软核，地址控制器，Dd乒乓缓冲单元，所述地址控制器分别与NAND芯片、NIOS CPU软核以及Dd乒乓缓冲单元连接， NIOS CPU软核分别与千兆网PHY芯片、USB控制芯片、串行铁电、并行铁电以及Dd乒乓缓冲单元连接，Dd乒乓缓冲单元与FMC接插件连接。所述Dd乒乓缓冲单元包括至少两个建立在FPGA内部的双口存储器。

实施例2

[0001] 本实用新型使用NAND闪存作为存储介质，单个NAND闪存芯片的容量有8G（MT29F64G）、16G（MT29F128G）等规格，若选用16G的MT29F128G芯片组成：8片NAND芯片独立连接到FPGA上，在FPGA内部实现8个NAND控制器，独立控制这8片NAND FLASH，让这8片NAND按照流水线操作，采样4PAGE写入方式，将数据写入到FLASH中。NAND闪存阵列的所有控制、数据信号线都连接到FPGA的NAND控制器，NAND控制器以状态机的方式实现NAND芯片的具体读写时序，要实现NAND阵列的读，只需要送给NAND控制器地址，功能选择为读，然后发送启动NAND控制器信号，NAND控制器就会把对应地址的数据读出来存放到FPGA内部的NAND缓存中，同时提供给外部读取过程完成的状态信号。通过NAND操作过程的返回状态标记坏块信息到铁电，具有快速标示的特点，不影响其他操作过程，根据铁电存储器中的数据，把零散的地址组成连续的地址，成为线性地址，给外部使用。本实用新型对８片NAND芯片采用流水线访问的方式来实现带宽的进一步提高，使写入速度高于250MB/S。数据从FMC接插件进入，通过FPGA缓存，打包，由NIOS控制地址等信息的写入，FPGA将数据写入NAND存储器。数据从千兆网写入，通过FPGA缓存，打包，由NIOS控制地址等信息的写入，FPGA将数据写入NAND存储器。数据从USB写入，通过FPGA缓存，打包，由NIOS控制地址等信息的写入，FPGA将数据写入NAND存储器。数据从NAND FLASH中读取出来，通过千兆网或是USB导出到PC机中，由NIOS控制。由铁电存储器处理坏块表，存储坏块标志，铁电存储器有NIOS控制。

Claims

1.基于NAND的高速FMC存储模块，包括电源管理模块、NAND芯片、FPGA、串行铁电、并行铁电、千兆网PHY芯片、USB控制芯片和FMC接插件，其特征在于，还包括在FPGA内部设置的NIOS CPU软核，地址控制器，乒乓双口缓冲单元，所述地址控制器分别与NAND芯片、NIOS CPU软核以及乒乓双口缓冲单元连接， NIOS CPU软核分别与千兆网PHY芯片、USB控制芯片、串行铁电、并行铁电以及Dd乒乓缓冲单元连接，Dd乒乓缓冲单元与FMC接插件连接。

2.根据权利要求1所述的基于NAND的高速FMC存储模块，其特征在于，所述Dd乒乓缓冲单元包括两个建立在FPGA内部的双口存储器。