CN202374247U

CN202374247U - 一种低噪声锁相环电路

Info

Publication number: CN202374247U
Application number: CN2011205386043U
Authority: CN
Inventors: 吴艳辉; 陈良生; 丁学欣; 李鹏
Original assignee: Shanghai Beiling Co Ltd
Current assignee: Shanghai Beiling Co Ltd
Priority date: 2011-12-20
Filing date: 2011-12-20
Publication date: 2012-08-08
Anticipated expiration: 2021-12-20

Abstract

本实用新型提供一种低噪声锁相环电路，包括：相位检测器，其接收参考信号，并输出与锁相环电路输出信号和参考信号之间的相位差成比例的误差信号；电荷泵，其接收误差信号，并输出与相位差成比例的电流信号；低通滤波器，其从电荷泵接收电流信号，并输出与相位差成比例的电压信号；压控振荡器，其输出锁相环电路输出信号，压控振荡器包含环形振荡电路和电压调节电路，电压调节电路从低通滤波器接收电压信号并钳位后输出到环形振荡电路作为控制电压；反馈除法器，其从压控振荡器接收锁相环电路输出信号，并输出到相位检测器。本实用新型提供的锁相环电路能够有效地降低压控振荡器部分的噪声输出，为模数转换电路等集成电路提供低抖动的时钟信号。

Description

一种低噪声锁相环电路

技术领域

本实用新型涉及集成电路领域，具体涉及一种低噪声锁相环电路。

背景技术

锁相环电路(Phase-Locked Loop)是一种反馈电路，简称PLL。其作用是使得电路上的时钟和某一外部时钟的相位同步。锁相环电路在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。

锁相环电路是一个相位反馈自动控制系统，其具有三个基本部件：相位检测器(PDF)，低通滤波器(LPF)和压控振荡器(VCO)。其基本工作原理为，压控振荡器的输出经过采集并分频后，与参考信号同时输入相位检测器，相位检测器通过比较这两个信号的频率差后，输出一个直流脉冲电压，经过滤波后的信号对压控振荡器进行控制，使其频率改变，这样压控振荡器的输出很快会稳定于某一期望值。

在数据采集系统中，锁相环是一种常用的同步技术，其可以使得不同的数据采集板卡共享一个采样时钟。作为为模数转换器ADC等集成电路提供时钟的锁相环电路，其输出时钟的抖动，即相位噪声，将显著影响到整个集成电路的精度。

锁相环电路中的噪声来源主要是输入参考时钟，所用集成电路器件噪声，和相位检测器的死区及采样特性带来的噪声。输入参考时钟可采用噪声较低的高性能时钟输入，相位检测器部分的噪声则相对固定，电路中主要噪声来源于压控振荡器部分，这使得对压控振荡器部分的噪声处理变为关键。

实用新型内容

本实用新型的目的在于提供一种低噪声锁相环电路，其能够显著降低锁相环电路中压控振荡器部分的噪声。

为此，本实用新型提供一种低噪声锁相环电路，包括：相位检测器，其接收参考信号，并输出与所述锁相环电路输出信号和参考信号之间的相位差成比例的误差信号；电荷泵，其从所述相位检测器接收所述误差信号，并输出与所述相位差成比例的电流信号；低通滤波器，其从所述电荷泵接收所述电流信号，并输出与所述相位差成比例的电压信号；压控振荡器，其输出所述锁相环电路输出信号，所述压控振荡器包含环形振荡电路和电压调节电路，所述电压调节电路从所述低通滤波器接收所述电压信号，经钳位后输出到所述环形振荡电路作为控制电压；反馈除法器，其从所述压控振荡器接收所述锁相环电路输出信号，并输出到所述相位检测器。

作为优选，所述电压调节电路由运算放大器构成，所述电压信号输入所述运算放大器的正输入端，所述运算放大器的负输入端与其输出端相连接。

作为优选，所述环形振荡电路中，内部节点与输出节点联结到同样的器件。

作为优选，所述压控振荡器包括时钟信号输出电路，其包括：非门，其输出所述锁相环电路输出信号，并与所述运算放大器使用同一偏置电压；电容，其一端连接到所述环形振荡电路的输出端，另一端连接到所述非门的输入端；两个电阻，其一端连接到所述非门的输入端，另一端分别接到所述偏置电压和地。

作为优选，所述运算放大器包括由第一晶体管和第二晶体管构成的差分对、为所述差分对提供偏置电流的共栅极连接的第十晶体管和第三晶体管、连接在所述第一晶体管和偏置电压之间的第四晶体管、连接在第二晶体管和偏置电压之间的第五晶体管、与所述第五晶体管共栅极并连接到偏置电压的第六晶体管、连接在第六晶体管和地之间的第八晶体管、与所述第四晶体管共栅极并连接到偏置电压的第七晶体管、与第八晶体管共栅极并连接在第七晶体管和地之间的第九晶体管，其中，第七晶体管的漏极连接到第二晶体管的栅极并作为所述运算放大器的输出，所述第一晶体管的栅极接收所述电压信号。

作为优选，该锁相环电路采用10MHz的环路带宽。

作为优选，所述参考信号的频率为125MHz。

作为优选，所述压控振荡器的工作频率为1GHz。

本实用新型的提供的锁相环电路采用带电压调节电路和环形振荡电路的压控振荡器结构，使控制电压Vctrl经调节后相对稳定，能够有效地减小电荷泵输出高频部分对环形振荡电路的影响，并隔离电源对环形振荡电路的影响，从而减低压控振荡器部分的噪声输出，使输出时钟RMS相位噪声小于0.5‰，能够为模数转换电路等集成电路提供低抖动的时钟信号。

附图说明

图1为本实用新型的锁相环电路的结构示意图；

图2为图1中的锁相环电路的等效模型示意图；

图3为本实用新型的锁相环电路各部分的噪声仿真结果示意图；

图4为图1的锁相环电路中的压控振荡器部分的结构示意图；

图5为图4的压控振荡器部分中的电压调节电路部分的结构示意图。

具体实施方式

下面结合附图对本实用新型的具体实施方式进行详细说明。

图1为锁相环电路的环路框图，包含相位检测电路(PDF)1、电荷泵(CP)2、低通滤波器(LPF)3、产生锁相环电路输出信号的压控振荡器(VCO)4以及反馈除法器(DIV)5。

本实施例中的锁相环电路用于为模数转换电路提供125MHz的低相噪信号，压控振荡器4输出中心频率1GHz。

压控振荡器4输出的是锁相环电路输出信号PLLOUT，其为一个时钟信号。PLLOUT信号经过反馈除法器5被输入相位检测器1。

相位检测器1接收参考时钟信号Fs和由反馈除法器5输入的经过处理的PLLOUT信号，并在对这两个信号进行相位比较后，产生与参考时钟信号Fs和锁相环电路输出信号PLLOUT之间的相位差成比例的误差信号。

该误差信号输入电荷泵2，作为控制信号控制电荷泵2中的电流源，使得电荷泵2输出与上述相位差成比例的电流脉冲。电荷泵2的作用可以看成是将相位差信号转换成与相位差成比例的电流信号。

转换得到的电流信号输入低通滤波器3，通过该电流信号对低通滤波器3进行充放电，使得低通滤波器3产生一个经过低通滤波后的控制电压Vctr l。该控制电压经低通滤波器3滤波后，其中的高频成分被剔除，且与相位差成比例。

参见图2所示的图1中的锁相环电路的等效模型示意图可知，本实用新型的锁相环电路的s域增益表达式为：

G (s) = \frac{I_{p} K_{vco} ({sRC}_{1} + 1)}{2 πs (s^{2} {RC}_{1} C_{2} + C_{1} + C_{2})}

其中，s为s域的表达因子，I_p为电荷泵的电流，K_vco为压控振荡器4的频率变化对应电压变化的系数。

闭环传递函数为：

H (s) = \frac{G (s)}{1 + G (s) / N}

其中，N为环路分频系数。

压控振荡器4的噪声谱密度为：

其中，f为频率，N_VCO为压控振荡器4的噪声，压控振荡器4的噪声传递函数H_vco的s域表达式为：

H_{VCO} (s) = \frac{1}{1 + G (s) / N}

\frac{s^{3} + s (C_{1} + C_{2}) / {RC}_{1} C_{2}}{s^{3} + s (C_{1} + C_{2}) / {RC}_{1} C_{2} + {sK}_{VCO} I_{p} / {2 NπC}_{2} + I_{p} K_{VCO} / {2 πNRC}_{1} C_{2}}

可知压控振荡器的噪声谱密度正比于频率，低频部分的噪声更强。整个环路对压控振荡器噪声传递函数呈高通特性。本实用新型采用10MHz的宽环路带宽，125MHz的高参考频率输入，提高环路带宽可以明显抑制压控振荡器的噪声。参见图3中的噪声仿真结果可见，本实用新型的压控振荡器VCO部分噪声经环路后呈高通特性，低频部分噪声被抑制。

另外，本实用新型的锁相环电路中的压控振荡器工作在1GHz的较高频率点，以抑制低频率段噪声，减小环路中相位检测器PDF和电荷泵CP部分的噪声影响，具体噪声仿真结果参见图3。

图4为图1的锁相环电路中的压控振荡器部分的结构示意图；图5为图4的压控振荡器部分中的电压调节电路部分的结构示意图。

参见图4，在压控振荡器4中包括环形振荡电路7和电压调节电路6，由低通滤波器3输出的Vctrl信号经电压调节电路6后的输出电压作为环形振荡电路7的控制电压9。该电路结构一方面减少了Vctrl信号的部分高频信号对环形振荡电路7的影响，同时能够将环形振荡电路7的控制电压9钳位在Vctrl，从而隔离了电源VDD这一大噪声源对环形振荡电路部分的影响。相对现有技术中采用单个P管或者N管来控制环形振荡电路的振荡频率的方案，本实用新型采用的这种结构能更好地降低环形振荡电路部分的噪声。

在环形振荡电路7的结构设计上，本实用新型通过使得其内部节点10、11和输出节点12均严格匹配的方案来降低整个压控振荡器4的输出噪声，即各节点10、11和12联结到同样的器件，如图4所示。

压控振荡器4还包括时钟信号输出电路8，其包括连接到环形振荡电路7的输出端的隔直电容，以及连接到该电容并输出PLLOUT信号的非门，该非门以电源VDD为偏置电压。该时钟信号输出电路8同时形成一个高通滤波器，能够衰减高频信号的影响。

本实施例中的电压调节电路6采用如图5所示的运算放大器实现，在输出级较大的PMOS管M7为环形振荡电路7提供电流，同时，牺牲一定的静态电流，使M7工作区域均保持在同一区域，即MOS管的饱和区域，以使得环形振荡电路的输出噪声性能更好。

本实用新型不局限于上述特定实施例子，在不背离本实用新型精神及其实质情况下，熟悉本领域技术人员可根据本实用新型作出各种相应改变和变形，但这些相应改变和变形都应属于本实用新型所附权利要求保护范围之内。

Claims

1.一种低噪声锁相环电路，其特征在于，包括：

相位检测器，其接收参考信号，并输出与所述锁相环电路输出信号和参考信号之间的相位差成比例的误差信号；

电荷泵，其从所述相位检测器接收所述误差信号，并输出与所述相位差成比例的电流信号；

低通滤波器，其从所述电荷泵接收所述电流信号，并输出与所述相位差成比例的电压信号；

压控振荡器，其输出所述锁相环电路输出信号，所述压控振荡器包含环形振荡电路和电压调节电路，所述电压调节电路从所述低通滤波器接收所述电压信号并钳位后输出到所述环形振荡电路作为控制电压；

反馈除法器，其从所述压控振荡器接收所述锁相环电路输出信号，并输出到所述相位检测器；

所述电压调节电路由运算放大器构成，所述电压信号输入所述运算放大器的正输入端，所述运算放大器的负输入端与其输出端相连接。

2.如权利要求1所述的低噪声锁相环电路，其特征在于，在所述环形振荡电路中，内部节点与输出节点联结到同样的器件。

3.如权利要求1所述的低噪声锁相环电路，其特征在于，所述压控振荡器包括时钟信号输出电路，其包括：

非门，其输出所述锁相环电路输出信号，并与所述运算放大器使用同一偏置电压；

电容，其一端连接到所述环形振荡电路的输出端，另一端连接到所述非门的输入端；

两个电阻，其一端连接到所述非门的输入端，另一端分别接到所述偏置电压和地。

4.如权利要求1所述的低噪声锁相环电路，其特征在于，所述运算放大器包括由第一晶体管和第二晶体管构成的差分对、为所述差分对提供偏置电流的共栅极连接的第十晶体管和第三晶体管、连接在所述第一晶体管和偏置电压之间的第四晶体管、连接在第二晶体管和偏置电压之间的第五晶体管、与所述第五晶体管共栅极并连接到偏置电压的第六晶体管、连接在第六晶体管和地之间的第八晶体管、与所述第四晶体管共栅极并连接到偏置电压的第七晶体管、与第八晶体管共栅极并连接在第七晶体管和地之间的第九晶体管，其中，第七晶体管的漏极连接到第二晶体管的栅极并作为所述运算放大器的输出，所述第一晶体管的栅极接收所述电压信号。

5.如权利要求1所述的低噪声锁相环电路，其特征在于，该锁相环电路采用10MHz的环路带宽。

6.如权利要求1所述的低噪声锁相环电路，其特征在于，所述参考信号的频率为125MHz。

7.如权利要求1所述的低噪声锁相环电路，其特征在于，所述压控振荡器的工作频率为1GHz。