CN202261374U - 一种基于qpsk的高效同步解调装置 - Google Patents

Abstract

本实用新型公开了一种基于QPSK的高效同步解调装置，它是涉及通信领域中帧同步保持、相位旋转、解码译码的数字信号处理装置。它由二重分集QPSK解调器、同步保持与相位旋转电路、LDPC译码器、电源等部件组成。它采用数字信号处理技术，利用编解码器中帧头信息进行相关检测，帧同步提取及其同步保持，实时监测同步信息并及时根据信号状态进行相位旋转，实现了相干检测与软判决译码器的高效接口。且本实用新型还具有电路结构简单、集成化程度高、性能稳定可靠、可移植性好、实时性能好、成本低廉等特点。特别适用于莱斯信道通信系统中作同步解调电路装置。

Description

一种基于QPSK的高效同步解调装置

技术领域

本实用新型公开一种基于QPSK的高效同步解调装置，特别适用于莱斯信道通信系统中作相干检测与软判决译码的解调电路的同步装置。

背景技术

相干检测解调技术是要求低系统门限的通信系统中常用的一种信号解调方式，但是相干检测技术本身无法克服由于信道原因造成的收端信号相位模糊问题，于是这给软判决译码器的使用带来很大问题；传统的解调器在使用软判决译码技术时往往使用差分解调，使用差分解调与软判决译码相结合的技术体制的缺陷是：由于差分解调的信噪比损耗，使得软判决译码给系统解调门限降低带来的好处受到影响。在莱斯信道通信系统中，为了得到更好的解调性能，一方面要使用软判决译码带来的系统门限的降低，另外也要使用低信噪比损耗的相干检测解调技术。

实用新型内容

本实用新型的目的在于避免上述背景技术中的不足之处而提供一种不受差分解调带来的信噪比损耗，并且可以消除相干检测无法消除的相位模糊，对同步信号进行捕获，并通过抖动跟踪环实时对同步进行跟踪监控和同步保持，给整个通信系统带来更好的系统门限，联合帧同步的相干检测与软判决译码间的高效FEC同步解调装置，本实用新型可使用全数字器件实现，具有集成化程度高、体积小、可移植性好等特点。本实用新型的目的是这样实现的：

它包括二重分集QPSK解调器1、LDPC译码器3、电源10，其特征在于：还包括同步保持与相位旋转电路2，所述的二重分集QPSK解调器1的输入端口1与外部输入信息流A端口相连，输入端口2与外部输入信息流B端口相连，经过QPSK解调，得到同相信息码流I、正交信息码流Q，其中同相信息码流I通过输出端口3与同步保持与相位旋转电路2的输入端口1相连，正交信息码流Q通过输出端口4与同步保持与相位旋转电路2的输入端口2相连；同步保持与相位旋转电路2将经过二重分集QPSK解调的码流I、Q进行同相串并变换和正交串并变换，并进行相干检测、相位旋转和同步保持，将与信号相匹配的码字，通过输出端口4与LDPC译码器3输入端口1相连，将帧头标志信息通过输出端口5输出至LDPC译码器3的输入端口2，输出端口6与同步保持标志D端口连接；LDPC译码器3将软判决码字经过LDPC译码，使判决码误码率降低，其判决码一路通过输出端口4输出至判决码字C端口，另一路通过输出端口3与同步保持与相位旋转电路2的输入端口3相连，使同步保持与相位旋转电路2对应此码字的相关性更强，对同步起保持和修正的作用；电源6的输出+V电压端与各部件相应电源端并连，提供各个部件工作电源。

本实用新型的同步保持与相位旋转电路2包括同相串并变换器20、正交串并变换器21、第一至第二反号模块组22-1至22-2、第一至第二滑动相关捕获器组23-1至23-2、选择电路24、帧头检测器25、延迟线26、判决器27、自同步器28、抖动跟踪环29、本地器30；所述的同相串并变换器20的输入端1脚与二重分集QPSK解调器1的输出端3相连，输入端2脚与二重分集QPSK解调器1的输出端4相连，进行同相串并变换，其输出端3脚分别与第一反号模块22-1的输入端1脚和第一滑动相关捕获器23-1的输入端2脚相连；正交串并变换器21的输入端1脚与二重分集QPSK解调器1的输出端3脚相连，输入端2脚与二重分集QPSK解调器1的输出端4脚相连，进行正交串并变换，其输出端3脚分别与第二反号模块22-2的输入端1脚和第二滑动相关捕获器23-2的输入端2脚相连；第一反号模块组22-1的输出端3脚分别与选择电路24的输入端1脚和第一滑动相关捕获器组23-1的输入端1脚相连，第二反号模块组22-2的输出端3脚分别与选择电路24的输入端2脚和第二滑动相关捕获器组23-2的输入端1脚相连；反号模块组将含有相位模糊的两路信号进行相位旋转180°，经过相位旋转的信号分为具有4个不同选择相位的4路信号；第一至第二滑动相关捕获器组23-1至23-2的输入端3脚分别与本地码发生器30的输出端1脚相连，将包含相位旋转信息的软判决码分别与本地产生的具有固定相位信息的伪随机码进行自相关运算，输出相关运算的结果，以及相关峰值的位置，第一滑动相关捕获器组23-1通过输出端4脚输出至帧头检测器25的输入端1脚，第二滑动相关捕获器组23-2通过输出端4脚输出至帧头检测器25的输入端2脚；帧头检测器25对相关峰值的幅度、相位进行检测判决，产生帧头标志信息与符号选择、相位选择的信息，将符号选择的信息通过输出端4脚分别接至第一至第二反号模块组22-1至22-2的输入端2脚，告知第一至第二反号模块组22-1至22-2是否需要对同相串并变换码或正交串并变换码进行反号处理，从而解除相位180°模糊；帧头检测器25将相位选择信息通过输出端5脚接至选择电路24的输入端3脚，选择电路24根据此输入选择输出的信息是1脚的输入还是2脚的输入，其输出端4脚与延迟线26的输入端1脚相连，延迟线根据运算的时间对信号进行延迟，将信号由输出端2脚送出至LDPC译码器3的输入端1脚，同时帧头检测器25对帧头进行搜索，一旦搜索到帧头，则将帧头信息通过输出端3脚输出至判决器27的输入端1脚，判决器27通过对LDPC解码前后的相关信息进行实时检测，如果两者同步一致，则同步保持，输出高电平，如果失步则输出低电平，同时对同步进行状态重置，同步保持信息通过输出端5脚接至同步保持标志D端口，如果同步保持，则在帧头出现的位置输出一个高脉冲，将帧头标志信息通过输出端4脚接至LDPC译码器3的输入端2脚；LDPC译码器3的输出端3脚与自同步器28的输入端2脚相连，自同步器28的输入端3脚与本地码发生器30的输出端3脚相连，自同步器28将LDPC译码与本地产生的具有固定相位信息的伪随机码进行自相关运算，结果通过输出端1脚送给判决器27的输入端2脚，判决器27同时对LDPC解码前后的相关信息进行比较，如果同步有偏移，则将误差信息通过输出端3脚输出至抖动跟踪环29的输入端2脚，抖动跟踪环29根据误差的超前或者滞后偏移调整本地码的产生时间，将其通过输出端1脚与本地码发生器30的输入端2脚相连；同相串并变换器20、正交串并变换器21、第一至第二反号模块组22-1至22-2、第一至第二滑动相关捕获器组23-1至23-2、选择电路24、帧头检测器25、延迟线26、判决器27、自同步器28、抖动跟踪环29、本地码发生器30各输入端9脚与电源10的输出端+V电压端连接，各输入端10脚与接地端连接，电源10提供各个模块的工作电压，地端将各个模块接公共地端。本实用新型相比背景技术具有如下优点：

1.本实用新型采用的同步保持与相位旋转电路2，先将接收信号中可能出现的相位旋转分两路分别进行补偿旋转，其中第二路的相位补偿比第一路多90°，然后将输入两路信息码流以及它们的反向状态分别与本地产生的相位已知的伪随机序列进行自相关，根据相关输出的峰值和相位确定接收信号的相位以及是否需要反向，实现了低信噪比损耗去相位模糊。整个过程未引入任何信噪比损失，而且硬件的串并变换器由传统的四个减少为两个，电路得到了简化。同步保持与相位旋转电路2利用去相位模糊后得到的伪随机序列进行LDPC译码，从而降低了误码率，将此码再与本地产生的具有固定相位信息的伪随机码进行自相关运算，从而提取出同步信息，同时监测此同步信息与LDPC译码前软判决的同步信息，更为精确，当出现不一致时则进行同步重置，避免造成帧同步的虚警或漏同步。

2.本实用新型采用滑动相关捕获和抖动跟踪环相结合的方法，先对LDPC译码前的信号进行相关峰值检测，从而对同步信息进行捕获，然后将此同步信息与LDPC译码后的同步信息进行比较，将超前或者滞后误差送到抖动跟踪环对本地码的产生时间进行调整纠正，从而保障对同步信息进行精确的提取，有效避免了同步抖动带来的误码。

3.本实用新型的组成部件采用大规模现场可编程器件制作，因此可通过配置不同的程序灵活地实现对工作参数的修改，使结构大大简化，成本显著降低。

4.本实用新型集成化程度高，因此体积小，重量轻，性能稳定可靠，可移植性好，维修方便，设备机动能力和可移植能力明显提高。

附图说明

图1是本实用新型的电原理方框图。

图2是本实用新型同步保持与相位旋转电路2实施例的电原理图。

具体实施方式

参照图1至图2，本实用新型由二重分集QPSK解调器1、同步保持与相位旋转电路2、LDPC译码器3、电源10组成。图1是本实用新型的电原理方框图，实施例按图1连接线路。其中二重分集QPSK解调器1的作用是将中频信号与本地产生的相干载波相乘，将低中频信号混频至零频，经过定时内插和时域均衡器以后进行QPSK解调，分别得到正交解码和同相解码供同步保持与相位旋转电路2使用。同步保持与相位旋转电路2的作用是将两路正交解码和同相解码分别进行同相串并转换和正交串并变换，并进行相干检测，对检测后的信号消除相位模糊和同步抖动，提取帧同步信息，将软判决码和帧头标志信息输出给LDPC译码器3。LDPC译码器3的作用是对软判决码流进行LDPC译码，降低误码率。实施例二重分集QPSK解调器1、同步保持与相位旋转电路2、LDPC译码器3、电源10均采用同一块美国Altera公司生产的Stratix II系列FPGA芯片制作。

本实用新型同步保持与相位旋转电路2的作用是将同相解码和正交解码分别进行同相串并转换和正交串并变换，并进行相干检测，对检测后的信号消除相位模糊，提取帧同步信息进行同步保持，将软判决码和帧头标志信息分别输出给LDPC译码器3，并对LDPC译码后的码字进行自相关同步提取，将前后同步信息进行比较，用抖动跟踪环进行定时修正。它由同相串并变换器20、正交串并变换器21、第一至第二反号模块组22-1至22-2、第一至第二滑动相关捕获器组23-1至23-2、选择电路24、帧头检测器25、延迟线26、判决器27、自同步器28、抖动跟踪环29、本地码发生器30组成。图2是本实用新型同步保持与相位旋转电路2的电原理图，实施例按图2连接线路。其中同相串并变换器20的作用是将QPSK同相解码进行同相串并变换，送至第一反号模块22-1的输入端1脚。正交串并变换器21的作用是将QPSK正交解码进行正交串并变换，送至第二反号模块22-2的输入端1脚。第一至第二反号模块组22-1至22-2的作用是对信号取反，相位旋转180°。第一至第二滑动相关捕获器组23-1至23-2对不同相位旋转的码字分别与本地产生的确知相位的伪随机序列进行自相关处理，并将自相关处理得到的相关峰值的幅度和相位信息进行检测，帧头检测器25将符号选择信息送至第一至第二反号模块组22-1至22-2，从而确定两路码流是否需要反向，解除了180°相位模糊，帧头检测器25将相位选择信息送至选择电路24，选择相位是否需要旋转90°，解除了90°相位模糊。帧头检测器25根据相关峰值幅度检测提取出帧同步信息，输出至判决器27的输入端1脚。判决器27根据相关峰值和位置提取出帧头标志信息，输出至LDPC译码器3的输入端2脚，同时将帧头出现的位置送至同步状态计数器累计计时从而建立帧同步。自同步器28根据LDPC译码器输出的码流自同步建立同步标志，判决器27将前后帧同步信息进行比较，在两者一致的情况下，判定为同步保持状态，当两者出现不一致的情况，即失步状态，则对同步进行重置，当两者出现偏差的情况下，则用抖动跟踪环对本地码发生器的时间进行修正，判决器27产生的同步保持标志将通过D端口输出。延迟线26根据算法运行的时间进行相应的延时处理，使两个同步标志信息的位置趋于一致。实施例同相串并变换器20、正交串并变换器21、第一至第二反号模块组22-1至22-2、第一至第二滑动相关捕获器组23-1至23-2、选择电路24、帧头检测器25、延迟线26、判决器27、自同步器28、抖动跟踪环29、本地码发生器30均采用同一块美国Altera公司生产的Stratix II系列FPGA芯片制作。

本实用新型电源10提供各部件的直流工作电压，实施例采用市售通用集成稳压直流电源块制作，其输出+V电压为+3.3V、供电电流为1A。

本实用新型简要工作原理如下：

本实用新型实现相干检测与软判决译码的解调，并同时实现软判决译码的帧同步提取。二重分集QPSK解调器1将收到的两路中频信号混频至零频经过定时内插和时域均衡得到基带的I、Q两路信号，然后将I、Q两路基带信号送给同步保持与相位旋转电路2进行相干检测解调，同步保持与相位旋转电路2先将输入的信号分别进行同相和正交串并转换，并将串并转换的信号与本地产生的相位确知的伪随机序列进行自相关，根据自相关的结果来提取帧头信息，并确定接收信号的相位旋转度和符号的正负取向，分别送至选择电路和反号器进行进行选择，并把选择后的软判决码送至LDPC译码器3进行LDPC译码，一路由端口C输出，另一路反馈给同步保持与相位旋转电路2进行帧同步比较，同步保持与相位旋转电路2同时监测并比较解码前后两路帧同步信息，并通过抖动跟踪环修正本地生成码字的时间，同时避免了虚警和漏同步，锁定后的同步保持标志由D端口输出，当同步保持时，输出为高，当失步时，输出为低，并进行同步重置。

本实用新型安装结构如下：

把图1至图2中所有电路器件按图1至图2连接线路，通过一块美国Altera公司生产的Stratix II系列FPGA芯片实现，安装在一块长、宽为217×150mm的印制板上，印制板上安装低中频输入信号端口A、B的电缆插座、基带解相位模糊后LDPC译码信号输出端口C、帧同步保持标志D的电缆插座，组装成本实用新型。

Claims (2)

1.一种基于QPSK的高效同步解调装置，包括二重分集QPSK解调器(1)、LDPC译码器(3)和电源(10)，其特征在于：还包括同步保持与相位旋转电路(2)；所述的二重分集QPSK解调器(1)的输入端口1与外部输入信息流A端口相连，其输入端口2与外部输入信息流B端口相连，经过QPSK解调，得到同相信息码流I、正交信息码流Q，其中同相信息码流I通过输出端口3与同步保持与相位旋转电路(2)的输入端口1相连，正交信息码流Q通过输出端口4与同步保持与相位旋转电路(2)的输入端口2相连；同步保持与相位旋转电路(2)将经过二重分集QPSK解调的码流I、Q进行同相串并变换和正交串并变换，并进行相干检测、相位旋转和同步保持，将与信号相匹配的码字，通过输出端口4与LDPC译码器(3)输入端口1相连，将帧头标志信息通过输出端口5输出至LDPC译码器(3)的输入端口2，输出端口6与同步保持标志D端口连接；LDPC译码器(3)将软判决码字经过LDPC译码，使判决码误码率降低，其判决码一路通过输出端口4输出至判决码字C端口，另一路通过输出端口3与同步保持与相位旋转电路(2)的输入端口3相连，使同步保持与相位旋转电路(2)对应此码字的相关性更强，对同步起保持和修正的作用；电源(6)的输出+V电压端与各部件相应电源端并连，提供各个部件工作电源。

2.根据权利要求1所述的基于QPSK的高效同步解调装置，其特征在于：同步保持与相位旋转电路(2)包括同相串并变换器(20)、正交串并变换器(21)、第一至第二反号模块组(22-1至22-2)、第一至第二滑动相关捕获器组(23-1至23-2)、选择电路(24)、帧头检测器(25)、延迟线(26)、判决器(27)、自同步器(28)、抖动跟踪环(29)、本地码发生器(30)；所述的同相串并变换器(20)的输入端1脚与二重分集QPSK解调器(1)的输出端3相连，输入端2脚与二重分集QPSK解调器(1)的输出端4相连，进行同相串并变换，其输出端3脚分别与第一反号模块(22-1)的输入端1脚和第一滑动相关捕获器(23-1)的输入端2脚相连；正交串并变换器(21)的输入端1脚与二重分集QPSK解调器(1)的输出端3脚相连，输入端2脚与二重分集QPSK解调器(1)的输出端4脚相连，进行正交串并变换，其输出端3脚分别与第二反号模块(22-2)的输入端1脚和第二滑动相关捕获器(23-2)的输入端2脚相连；第一反号模块组(22-1)的输出端3脚分别与选择电路(24)的输入端1脚和第一滑动相关捕获器组(23-1)的输入端1脚相连，第二反号模块组(22-2)的输出端3脚分别与选择电路(24)的输入端2脚和第二滑动相关捕获器组(23-2)的输入端1脚相连；反号模块组将含有相位模糊的两路信号进行相位旋转180°，经过相位旋转的信号分为具有4个不同选择相位的4路信号；第一至第二滑动相关捕获器组(23-1至23-2)的输入端3脚分别与本地码发生器(30)的输出端1脚相连，将包含相位旋转信息的软判决码分别与本地产生的具有固定相位信息的伪随机码进行自相关运算，输出相关运算的结果，以及相关峰值的位置，第一滑动相关捕获器组(23-1)通过输出端4脚输出至帧头检测器(25)的输入端1脚，第二滑动相关捕获器组(23-2)通过输出端4脚输出至帧头检测器(25)的输入端2脚；帧头检测器(25)对相关峰值的幅度、相位进行检测判决，产生帧头标志信息与符号选择、相位选择的信息，将符号选择的信息通过输出端4脚分别接至第一至第二反号模块组(22-1至22-2)的输入端2脚，告知第一至第二反号模块组(22-1至22-2)是否需要对同相串并变换码或正交串并变换码进行反号处理，从而解除相位180°模糊；帧头检测器(25)将相位选择信息通过输出端5脚接至选择电路(24)的输入端3脚，选择电路(24)根据此输入选择输出的信息是1脚的输入还是2脚的输入，其输出端4脚与延迟线(26)的输入端1脚相连，延迟线根据运算的时间对信号进行延迟，将信号由输出端2脚送出至LDPC译码器(3)的输入端1脚，同时帧头检测器(25)对帧头进行搜索，一旦搜索到帧头，则将帧头信息通过输出端3脚输出至判决器(27)的输入端1脚，判决器(27)通过对LDPC解码前后的相关信息进行实时检测，如果两者同步一致，则同步保持，输出高电平，如果失步则输出低电平，同时对同步进行状态重置，同步保持信息通过输出端5脚接至同步保持标志D端口，如果同步保持，则在帧头出现的位置输出一个高脉冲，将帧头标志信息通过输出端4脚接至LDPC译码器(3)的输入端2脚；LDPC译码器(3)的输出端3脚与自同步器(28)的输入端2脚相连，自同步器(28)的输入端3脚与本地码发生器(30)的输出端3脚相连，自同步器(28)将LDPC译码与本地产生的具有固定相位信息的伪随机码进行自相关运算，结果通过输出端1脚送给判决器(27)的输入端2脚，判决器(27)同时对LDPC解码前后的相关信息进行比较，如果同步有偏移，则将误差信息通过输出端3脚输出至抖动跟踪环(29)的输入端2脚，抖动跟踪环(29)根据误差的超前或者滞后偏移调整本地码的产生时间，将其通过输出端1脚与本地码发生器(30)的输入端2脚相连；同相串并变换器(20)、正交串并变换器(21)、第一至第二反号模块组(22-1至22-2)、第一至第二滑动相关捕获器组(23-1至23-2)、选择电路(24)、帧头检测器(25)、延迟线(26)、判决器(27)、自同步器(28)、抖动跟踪环(29)、本地码发生器(30)各输入端9脚与电源(10)的输出端+V电压端连接，各输入端10脚与接地端连接，电源(10)提供各个模块的工作电压，地端将各个模块接公共地端。

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