CN202261371U

CN202261371U - 一种混模射频拉远系统

Info

Publication number: CN202261371U
Application number: CN2011202950570U
Authority: CN
Inventors: 龚贺; 吴青锋; 伍尚坤
Original assignee: Comba Telecom Systems China Ltd
Current assignee: Comba Network Systems Co Ltd
Priority date: 2011-08-15
Filing date: 2011-08-15
Publication date: 2012-05-30
Anticipated expiration: 2021-08-15

Abstract

本实用新型提供一种混模射频拉远系统，包括下行发射链路，还包括：连接所述下行发射链路的输入端的混模预失真处理装置；以及，分别连接所述下行发射链路的输出端以及所述混模预失真处理装置的DPD反馈链路。本实用新型提供的混模射频拉远系统能够对混模信号进行数字预失真处理，以提高功放的效率。

Description

一种混模射频拉远系统

技术领域

本实用新型涉及移动通信技术领域，尤其涉及一种混模射频拉远系统。

背景技术

在目前LTE(Long Term Evolution，长期演进)、3G和2G多种信号共存的时期，混模信号的传输需求越来越大。国内的需求包括LTE与TD-SCDMA(Time Division-Synchronous Code Division Multiple Access时分同步码分多址)信号的混模，在国外市场上有LTE与WCDMA(Wideband CodeDivision Multiple Access宽带码分多址)混模，WCDMA与GSM(Global Systemof Mobile communication全球移动通讯系统)混模等多种混模的方式。而目前国内的射频拉远系统从传输的信号制式上可分为：单模系统，这种系统只支持一种信号制式；多模系统，这种系统应用两个以上的天线，每个天线分别支持一种信号制式，其中的射频部分和数字部分也是两个制式分开来实现传输。而混模的运行方式要求两种制式以上的信号在一个天线中传输，所述两种制式以上的信号所对应的频点不同。因此，上述两种射频拉远系统都对混模的运行方式无法支持。

在单模的射频拉远技术中，经常会用到DPD(digital predistortion数字预失真)技术对输出信号进行预失真控制，减少信号失真的影响。而对于混模的射频拉远系统，其同样会有信号失真，但却从未有一个具备数字预失真的处理功能。因此，混模的射频拉远系统无法降低信号失真带来的影响，不利于提高信号的传输质量。

实用新型内容

本实用新型提供了一种能够降低功放输出信号失真的混模射频拉远系统。

一种混模射频拉远系统，包括下行发射链路，还包括：连接所述下行发射链路的输入端的混模预失真处理装置；以及，分别连接所述下行发射链路的输出端以及所述混模预失真处理装置的DPD反馈链路。

与现有技术相比较，本实用新型的混模射频拉远系统中，所述下行发射链路实现混模信号的输出，所述DPD反馈链路连接所述下行发射链路以及所述混模预失真处理装置，将所述下行发射链路的PA输出信号耦合为反馈信号传输至所述混模预失真处理装置，由所述混模预失真处理装置根据反馈信号，对输出至所述下行发射链路的混模数字信号进行数字预失真处理。因此，能够实现混模信号的数字预失真处理，DPD的应用能够提升混模下行信号的功放效率。

附图说明

图1是本实用新型混模射频拉远系统的结构示意图；

图2是本实用新型混模射频拉远系统中的混模预失真处理装置一种优选实施方式的结构示意图；

图3是所述混模预失真处理装置中的混模信号分离装置的一种优选实施方式的结构示意图；

图4是所述混模预失真处理装置中的混模信号分离装置的工作原理示意图；

图5是所述混模预失真处理装置中的数字上变频装置的一种优选实施方式的结构示意图；

图6是所述混模预失真处理装置中的DPD控制装置的一种优选实施方式的结构示意图；

图7是本实用新型混模射频拉远系统的一种优选实施方式的结构示意图；

图8是本实用新型混模射频拉远系统的混模预失真处理装置另一种优选实施方式的结构示意图；

图9是本实用新型混模射频拉远系统的另一种优选实施方式的结构示意图。

具体实施方式

下面结合附图对本实用新型的一种混模射频拉远系统做更具体的描述。

请参阅图1，图1是本实用新型混模射频拉远系统的结构示意图。

所述混模射频拉远系统包括下行发射链路12，连接所述下行发射链路的输入端的混模预失真处理装置11，分别连接所述下行发射链路12的输出端以及所述混模预失真处理装置11的DPD反馈链路13。

所述DPD反馈链路13将所述下行发射链路12的输出信号耦合为反馈信号耦合至所述混模预失真处理装置11，由所述混模预失真处理装置11根据所述反馈信号对输出至所述下行发射链路12的混模数字信号进行数字预失真处理。能够混模信号进行数字预失真处理，混模情形下也能够降低信号失真带来的影响。

请一并参阅图2，图2是混模预失真处理装置一种优选实施方式的结构示意图。

所述混模预失真处理装置11包括：串并转换装置111；连接所述串并转换装置111，分别提取各种模式的信号的混模信号分离装置112；分别连接至所述混模信号分离装置112的若干个数字上变频装置113；与各个所述数字上变频装置113一一对应连接的削峰处理装置114；分别连接各个所述削峰处理装置114的合路器115；以及连接所述合路器115的DPD控制装置116；其中，所述DPD控制装置116连接至所述下行发射链路12的输入端和所述DPD反馈链路13。

所述串并转换装置111用于对输入信号进行串并转换(Serdes)，通常所述串并转换装置111连接外部的光电转换模块。所述光电转换模块实现光信号与电信号的相互转换，对于下行信号来说，光纤中传过来的一定波长的光信号，经过光模块后转换为差分的电信号。而所述串并转换装置111将所述光电转换模块输出的差分电信号转换为并行信号输出。

所述串并转换装置111的输出信号为两种或两种以上制式的并行信号。所述混模信号分离装置112实现对所述并行信号中的两种或两种以上制式的信号分离。作为一种优选实施方式，通过制式标识码实现对混模信号的分离。即，所述串并转换装置111的输出信号在每一种制式的信号之前都带有对应的制式标识码。所述混模信号分离装置112包括：连接所述串并转换装置111和所述若干个数字上变频装置113的信号解码器21，以及连接所述信号解码器21的解码控制器22，如图3所示。所述解码控制器控制所述解码器根据各个制式标识码进行信号解码识别，并将解码后的各种制式的信号数据分开输出至每一所述数字上变频装置113，从而实现了多种制式信号的分离。以TD和LTE制式的混模信号为例，其工作原理如图4所示。

每一所述数字上变频装置113分别对一种制式的信号进行数字上变频处理，获得所述削峰处理装置114需要的处理速率。因为对信号进行削峰之后需要进行合路，因此，所述数字上变频装置113将各种制式的信号都处理成相同的数据速率，以便于对信号削峰之后进行合路。

作为所述数字上变频装置113的一种优选实施方式，每一所述数字上变频装置113包括依次连接的FIR滤波器31(Finite Impulse Response，有限长单位冲激响应滤波器)、Farrow滤波器32(内插滤波器)、CIC滤波器33(CascadeIntegrator Comb带状梳滤波器)，以及数字控制振荡器34(Numerical ControlledOscillator NCO)，如图5所示。所述FIR滤波器31连接所述混模信号分离装置112，所述CIC滤波器33连接对应的所述削峰处理装置114，所述数字控制振荡器34连接在所述CIC滤波器33的输出端。所述FIR滤波器31可以采用成型滤波器，对系带信号进行第一级成型滤波，鉴于其内部进行乘加操作，需要的FPGA(Field-Programmable Gate Array)，即现场可编程门阵列)资源多，时延大的特点，其阶数不宜过大，一般阶数小于80。所述Farrow滤波器32可采用预设倍数的内插滤波器，所述CIC滤波器33为带状梳滤波器，主要用来改善带内的波动指标。所述数字控制振荡器34用于调整所述CIC滤波器33的输出信号的频率。

由于经过所述数字上变频装置113处理后的各种制式的信号的峰均比较大，而DPD系统通常要求有较低的峰均比，这样同样的功放能够推出的有效功率更大。因此，所述削峰处理装置114对每一所述数字上变频装置113执行削峰处理。

所述合路器115用于对各个所述削峰处理装置114输出的不同制式的信号进行搬频和合路，将各种制式的信号合并为一路混频信号输出至所述DPD控制装置116。

所述DPD控制装置116，根据所述DPD反馈链路的反馈信号，计算预失真系数，并根据所述预失真系数对所述合路器115输出的混频信号进行数字预失真处理。并将数字预失真处理后的混频信号输出至所述下行发射链路12。所述DPD控制装置116接收所述合路器115输出的混模基带数据，同时接收到的从所述下行发射链路12的功放反馈回来的功放输出信号，该信号经过所述DPD反馈链路13处理为混模基带信号。所述DPD控制装置116根据反馈信号对功放的模型进行辨识，通过将反馈的数据引入到DPD的模型中，通过模型运算得到预失真系数对输入数据进行预失真运算，进而提升功放的线性和信号本身的解调性能。

与现有技术相比较，本实用新型的混模射频拉远系统中，所述下行发射链路实现混模信号的输出，所述DPD反馈链路连接所述下行发射链路以及所述混模预失真处理装置，将所述下行发射链路的输出信号转换为反馈信号传输至所述混模预失真处理装置，由所述混模预失真处理装置根据反馈信号，对输出至所述下行发射链路的混模信号进行数字预失真处理。因此，能够实现对混模信号进行数字预失真处理，混模情形下也能够降低信号失真带来的影响。

作为所述DPD控制装置116的一种优选实施方式，所述DPD控制装置116包括连接在所述合路器115以及所述下行发射链路12之间的预失真补偿电路模块61，以及连接所述预失真补偿电路模块61的DSP(Digital SignalProcessing数字信号处理)装置62，如图6所示。所述DSP装置62用于根据反馈信号计算预失真系数，所述预失真补偿电路模块61用于根据所述DSP装置62计算的预失真系数对输入信号进行数字预失真补偿处理。

下面以对TD和LTE的混模信号为例，具体说明本实用新型混模射频拉远系统中的混模预失真处理装置的工作原理。

所述串并转换装置111将外部的光电转换模块输出的差分电信号转换为TD和LTE信号交错的并行信号输出，并且输出信号为LVCMOS 15bits的并行信号。所述混模信号分离装置112对所述并行信号进行解码，并分别输出解码获得的TD信号和LTE信号至两个数字上变频装置113(TD DUC和LTEDUC)，所述两个数字上变频装置113分别实现数据速率由基带速率，内插到76.8MHz，亦即是所述削峰处理装置114的处理速率。

对于LTE信号20MHz带宽来说，其输入的速率为30.72M，而所述削峰处理装置114需要的输入速率为76.8M，那么需要内插倍数为2.5。如果不适用Farrow就需要先内插，然后再抽取，这样使用的内部资源多。在本实用新型中对于LTE20M信号内插倍数定为2.5倍。而TD单载波的基带速率1.28M，对于所述削峰处理装置114的输入数据速率同样为76.8M，那么TD信号对应的Farrow需要内插的倍数为60。LTE制式和TD制式经过DUC之后数据速率内插到76.8M，亦即是CFR削峰处理模块114需要的输入速率。

由于LTE与TD的峰均比较大，而DPD系统要求混模制式的峰均比为7。理论上峰均比越小有效功率越大，但在对信号进行削峰处理的时候会导致信号的EVM(Error Vector Magnitude，误差向量幅度)变差，影响信号的解调，因此在本实施方式中，所述削峰处理模块114将各种制式的信号峰均比削到7，这样同样的功放能够推出的有效功率更大。

所述合路器115将两个所述削峰处理装置114输出LTE信号与TD信号进行搬频和合路，合并为一路混频信号输出至所述DPD控制装置116。

所述DPD控制装置116根据所述DPD反馈链路13的反馈信号，计算预失真系数，并根据所述预失真系数对所述合路器115输出的混频信号进行数字预失真处理。

请进一步参阅图7，图7是本实用新型混模射频拉远系统的一种优选实施方式的结构示意图。

在本实施方式中，所述下行发射链路12包括：设置在输入端的数模转换器121，以及依次连接在所述数模转换121之后的IQ调制器122、下行射频衰减器123、射频放大管124、下行滤波器125和功放126，所述数模转换器121连接所述混模预失真处理装置11，所述功放126的输出端作为所述下行发射链路12的输出端连接至所述DPD反馈链路13。

所述数模转换器121接收所述混模预失真处理装置11输出的混频信号，实现下行信号数据的数字量到模拟量的转化，所述数模转换器121的输入为低速的基带数字信号，经过DA的内插后转换为高速的基带信号，所述数模转换器121内部的NCO(numerical controlled oscillator，数字控制振荡器)再将基带信号上变频为中频信号输出。

所述IQ调制器122将所述数模转换器121输出的中频信号经过低通滤波后在本振的作用下实现从模拟中频上变频为射频信号。

所述下行射频衰减器123在射频的信号链路中实现射频增益的衰减，在下行的链路中能够以0.5db为步进对下行功率进行控制。

所述射频放大管124为下行的第一级放大器，用来提高送到所述功放126的射频功率。

所述下行滤波器125实现将带外的杂散信号进行滤除，该滤波器要求带外抑制比较高。在本实施方式中，所述下行滤波器125的通带要求大于5倍的信号带宽。

所述功放126实现下行信号的功率放大。鉴于功放具有幅度失真和相位失真，导致当输入信号的功率增大时，放大后的信号会产生严重的失真，失真的信号会对其他的信道产生干扰，而且本身的信号解调性能也会变差，因此需要对信号进行数字预失真处理。

在本实施方式中，所述DPD反馈链路13包括：依次连接的反馈滤波器131、反馈射频衰减器132、射频混频器133、中频滤波器134和模数转换器135，所述反馈滤波器131连接至所述下行发射链路12的功放126的输出端，所述模数转换器135连接至所述混模预失真处理装置11。

所述反馈滤波器131通过将所述功放126的信号从功放126的输出口耦合回来形成反馈的回路，所述反馈滤波器131的通带要求具有有用信号5倍的信号带宽，这样能够充分反映功放的特性，便于功放模型的求解和DPD的性能提升。

所述反馈射频衰减器132的实现射频衰减增益的调节。

所述射频混频器133将射频信号下变频为中频信号，便于所述模数转换器135进行采样，混频后的中频信号与下行的中频信号频点相同。

所述中频滤波器134对反馈中频信号实现滤波。

所述模数转换器135实现反馈中频信号的模拟到数字的转换。

请进一步参阅图8，在本实施方式中，所述混模预失真处理装置11进一步包括连接在所述DPD反馈链路13和所述DPD控制装置116之间的DDC控制器117，以及连接在所述DDC控制器117的反馈数字控制振荡器118。

所述反馈数字控制振荡器118对所述DPD反馈链路13的模数转换器135的输出信号进行数字下变频，所述DDC控制器117对所述反馈数字控制振荡器118处理过的信号抽取为数字基带信号，并输出至所述DPD控制装置116中进行预失真系数的计算，以及预失真处理。

请参阅图9，图9是本实用新型混模射频拉远系统的另一种优选实施方式的结构示意图。

本实施方式中，所述混模射频拉远系统优选包括连接所述IQ调制器122和所述射频混频器133的射频本振14。通过所述射频本振14对所述IQ调制器122和所述射频混频器133的下变频和上变频提供本振。使混模射频拉远系统中下行和反馈的中频相同，进而使射频能够实现共本振，经过试验发现共本振对于DPD的对消性能有较大的改进。

进一步地，本实用新型的混模射频拉远系统还可以包括连接所述混模预失真处理装置11、所述数模转换器121、所述模数转换器135以及所述射频本振14的时钟模块15。

所述时钟模块15通过上述连接为整个混模射频拉远系统提供精确的时钟，性能优越的时钟能够降低系统的底噪，能够提升DA和AD的性能，进而能够提高DPD的效果，提高功放效率。所述时钟模块15提供所述混模预失真处理装置11中的FPGA的运行时钟和Serdes运行时钟，并同时提供DA和AD的采样时钟，以及射频的参考时钟。

进一步地，本实用新型的混模射频拉远系统还可以包括监控装置16，所述监控装置16连接所述下行射频衰减器123和所述反馈射频衰减器132。并通过上述连接实现对所述混模预失真处理装置11中的FPGA、DSP，以及所述数模转换器121、所述模数转换器135和所述射频本振14的配置，以及下行射频衰减器123和反馈射频衰减器132的衰减值的寄存器写入控制。从而能够通过所述监控装置16实现人机交互，使用户能够根据实际使用要求设置所述混模射频拉远系统的参数配置。

在本优选实施方式中，所述混模射频拉远系统的运行原理如下：

1.所述监控装置16对所述混模预失真处理装置11中的FPGA、DSP，以及所述数模转换器121、所述模数转换器135和所述射频本振14进行初始配置，并对所述下行射频衰减器123和所述反馈射频衰减器132的衰减值的寄存器写入为预设值，所述预设值根据不同的需要而不同。假设下行衰减器设定为A，反馈衰减值设定为B。

2.所述监控装置16打开DA使能，所述混模预失真处理装置11接收到数据并执行相应处理后通过所述数模转换器121输出为中频，经过所述下行发射链路12的其他部分的处理后，由所述功放126输出。所述监控装置16通过调整下行射频衰减器123实现输出功率恒定。

3.所述监控装置16打开AD使能，从所述功放126耦合回来的信号经过DPD反馈链路，最后由所述模数转换器135进行模数转换，然后经过所述反馈数字控制振荡器118的数字下变频处理和所述DDC控制器117的抽取输出至所述DPD控制装置116。

4.所述DPD控制装置116将下行输入数据的功率与反馈信号的输入功率进行对比，通过调整反馈射频衰减器133实现下行的输入功率与反馈的输入功率相等。

5.所述DPD控制装置116中的DSP装置62进行功放的模型辨识和预失真的系数求解。

6.所述DSP装置62将得到的预失真系数传送到预失真补偿电路模块61，所述预失真补偿电路模块61根据所述预失真系数对下行信号进行预失真校正运算。并将该信号送到所述数模转换器121转化为模拟量输出。

7.所述DPD控制装置116中的DSP装置62将反复执行预失真系数更新与预失真校正程序。不断对输出信号进行数字预失真校正，降低信号失真。

本实用新型的混模射频拉远系统适用于多载波与单载波的实现，上述内容中提及的模式包括各种不同的信号制式，以及同一信号制式中的不同频段。

以上所述的本实用新型实施方式，并不构成对本实用新型保护范围的限定。任何在本实用新型的精神和原则之内所作的修改、等同替换和改进等，均应包含在本实用新型的权利要求保护范围之内。

Claims

1.一种混模射频拉远系统，包括下行发射链路，其特征在于，还包括：连接所述下行发射链路的输入端的混模预失真处理装置；以及，分别连接所述下行发射链路的输出端以及所述混模预失真处理装置的DPD反馈链路。

2.如权利要求1所述的混模射频拉远系统，其特征在于，所述混模预失真处理装置包括：

串并转换装置；

连接所述串并转换装置，分别提取各种模式的信号的混模信号分离装置；

分别连接至所述混模信号分离装置的若干个数字上变频装置；

与各个所述数字上变频装置一一对应连接的削峰处理装置；

分别连接各个所述削峰处理装置的合路器；

以及连接所述合路器的DPD控制装置；

其中，所述DPD控制装置连接所述下行发射链路的输入端和所述DPD反馈链路。

3.如权利要求2所述的混模射频拉远系统，其特征在于，所述混模信号分离装置包括：连接所述串并转换装置和所述若干个数字上变频装置的信号解码器，以及连接所述信号解码器的解码控制器。

4.如权利要求2所述的混模射频拉远系统，其特征在于，每一所述数字上变频装置包括依次连接的FIR滤波器、Farrow滤波器、CIC滤波器，以及数字控制振荡器；

所述FIR滤波器连接所述混模信号分离装置，所述CIC滤波器连接对应的所述削峰处理装置，所述数字控制振荡器连接在所述CIC滤波器的输出端。

5.如权利要求2所述的混模射频拉远系统，其特征在于，所述DPD控制装置包括：连接在所述合路器以及所述下行发射链路之间的预失真补偿电路模块，以及连接所述预失真补偿电路模块的DSP装置。

6.如权利要求1至5中任意一项所述的混模射频拉远系统，其特征在于，所述下行发射链路包括：

设置在输入端的数模转换器，以及依次连接在所述数模转换器之后的IQ调制器、下行射频衰减器、射频放大管、下行滤波器和功放，所述数模转换器连接所述混模预失真处理装置，所述功放的输出端作为所述下行发射链路的输出端连接所述DPD反馈链路。

7.如权利要求6所述的混模射频拉远系统，其特征在于，所述DPD反馈链路包括：

依次连接的反馈滤波器、反馈射频衰减器、射频混频器、中频滤波器和模数转换器；所述反馈滤波器连接至所述功放的输出端，所述模数转换器连接至所述混模预失真处理装置。

8.如权利要求7所述的混模射频拉远系统，其特征在于，所述混模预失真处理装置进一步包括连接在所述DPD反馈链路和所述DPD控制装置之间的DDC控制器；以及连接所述DDC控制器的反馈数字控制振荡器。

9.如权利要求8所述的混模射频拉远系统，其特征在于，所述混模射频拉远系统进一步包括连接所述IQ调制器和所述射频混频器的射频本振。

10.如权利要求9所述的混模射频拉远系统，其特征在于，所述混模射频拉远系统进一步包括连接所述混模预失真处理装置、所述数模转换器、所述模数转换器以及所述射频本振的时钟模块。

11.如权利要求10所述的混模射频拉远系统，其特征在于，所述混模射频拉远系统进一步包括监控装置，所述监控装置连接所述下行射频衰减器和所述反馈射频衰减器。