CN202083742U - 数字式超低频宽带频率特性分析仪的激励源及检测转换通道 - Google Patents
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Abstract
本实用新型公开了一种新型数字式超低频宽带频率特性分析仪的激励源及检测转换通道，包括激励信号产生模块、波形输出调理模块和信号同步采样模块。激励信号产生模块的输出与波形输出调理模块的输入相连接；波形输出调理模块的输出与被测网络的输入相连接；被测网络的输出同波形输出调理模块的输出一起与同步采样模块的输入相连接。激励信号产生模块满足1MHz到400MHz的时钟要求，在主控模块的控制下，激励信号产生模块可生产点频、线性和非线性正弦扫频信号。同步采样模块要求同步、高速采集被测网络的激励信号和响应信号，以便对转换的数字量进行幅相运算和频率特性曲线绘制，还可对存在的两个通道结构不对称造成的系统误差进行修正。
Description
所属技术领域
本实用新型所述的数字式超低频宽带频率特性分析仪的激励源及检测转换通道，涉及电子测量仪器领域，具体涉及频率特性测试仪。
背景技术
本实用新型公开的一种新型数字式超低频宽带频率特性分析仪的激励源及检测转换通道涉及频率特性分析仪，频率特性测试仪广泛应用在科研、生产和教学领域，用于测试电子线路、自动控制系统、传感器和电子元器件性能测试等领域，用来测试各种网络的频率特性。本实用新型涉及的一种技术方案，其特点之一是选用或设计合适的DDS(直接数字频率合成)激励信号生成芯片，确保芯片内部时钟在1MHz～400MHz范围运行、确保其32位频率控制字，以产生超低频宽带激励信号；二是采用同步采样技术，确保同步采样被测网络的激励信号和响应信号，将两路模拟精确转换成数字信号，以便使仪器内MCU(微控制器)运用FFT或相关算法计算出两路信号的幅值比和相位差，并可对电路中两路信号不对称产生的系统误差用程序修正，从而使仪器扫频范围可达0.001Hz～10MHz以上。目前国内生成的频率特性分析仪多在中、高频段，低频或超低频产品尤其是数字式频率特性分析仪完全由国外产品垄断，且价格十分昂贵。本实用新型所述的激励源和完成检测与转换的信号同步采样模块，可用于超低频宽频带的高精度网络频率响应测量仪器中，克服了当前市售同类仪器采用传统模拟检测技术检测幅值比和相位差方法的弊端。
实用新型内容
本实用新型公开了一种新型的数字式超低频宽带频率特性分析仪的激励源及检测转换通道的技术方案和具体实施方法。结合图1、图2，本实用新型所述的数字式超低频宽带频率特性分析仪的激励源及检测转换通道包括激励信号产生模块(103)、波形输出调理模块(104)、信号同步采样模块(111)。这些模块由MCU主控模块(100)、波形控制模块(101)、数据采集控制模块(113)、时钟(114)以及总线BUS0(115)、总线BUS1(102)、总线BUS2(105)和总线BUS3(112)组成，一个完整的频率特性分析仪整机电路系统。
所述的整机中的MCU主控模块(100)，一般包括微处理器最小系统、程序存储单元、显示单元、打印单元和键盘输入单元，还可以包括通信控制单元及接口；所述的MCU主控模块(100)通过总线BUS0(115)分别与波形控制模块(101)和数据采集控制模块(113)相连接；一方面向波形控制模块(101)发送控制参数、启停控制命令等；另一方面读取由数据采集控制模块(113)采集的波形数据；其中控制命令包括波形生成单元的工作模式和启停命令等；控制参数包括波形类型选择、波形幅值、起始相位、起始频率和终止频率等。
所述的总线BUS0(115)可以选择并行或串行总线。
所述的波形控制模块(101)和数据采集控制模块(113)可以由大规模或中规模数字集成电路实现，也可由FPGA(现场可编程门阵列)实现。图2是采用FPGA实现波形控制模块(101)和数据采集控制模块(113)的一种技术方案。图2中时钟(114)接入FPGA的时钟输入引脚，再由FPGA中的锁相环PLL(201)倍频，供波形控制模块(101)、数据采集控制模块(113)提供时钟信号；并为信号同步采样模块(111)中的同步采样单元(202)提供同步时钟，控制ADC_1和ADC-2同步采样。
所述的波形控制模块(101)的输出通过总线BUS1(102)与激励信号产生模块(103)的输入相连接；激励信号产生模块(103)的输出与波形输出调理模块(104)的输入相连接，输出调理模块(104)的输出接被测网络(107)的输入，为被测网络(107)提供激励信号X1(106)。
所述的波形输出调理模块(104)的输出信号X1(106)与被测网络(107)的输入相连接；被测网络(107)的输出连同波形输出调理模块(104)的输出一起与信号同步采样模块(111)的输入相连接，为信号同步采样模块(111)提供两路输入信号X1(106)和X2(108)。
所述的激励信号产生模块(103)按从输入到输出的连接次序包括：波形生成单元、DAC(数模转换器)单元和低通滤波器单元。
所述的波形输出调理模块(104)按着从输入到输出的连接次序包括：I/U转换单元、幅度控制单元、放大单元、衰减控制1单元；波形控制模块(101)通过BUS2(105)发送衰减控制命令和幅度控制数据，来控制波形输出调理模块(104)中的幅度控制单元和衰减控制1单元，从而控制输出波形幅度。
所述的信号同步采样模块(111)包括一个同步采样单元(202)和两个信号同步采样子模块1和2(109，110)。子模块1(109)按着从输入到输出的连接次序包括：输入缓冲1单元、输入缓冲2单元和ADC_1单元(这里ADC是高速A/D转换器)；子模块2(110)按着从输入到输出的连接次序包括：输入缓冲3单元、衰减控制2单元、输入缓冲4单元、增益调节单元和ADC_2单元。
所述的信号同步采样子模块1(109)的输入与被测网络(107)的输入以及波形输出调理模块(104)的输出相连接，用来采样被测网络(107)激励信号X1(106)；信号同步采样子模块2(110)的另一个输入与被测网络(107)的输出端相连接，用来采样被测网络的输出响应信号X2(108)。
所述的数据采样控制模块(113)通过总线BUS3(112)控制信号同步采样子模块2(110)中的衰减控制2单元和增益调节单元。
在主控模块的控制下，激励信号产生模块(103)可生产点频、线性和非线性正弦波扫频激励信号X1(106)。所述的激励信号产生模块(103)应选择内部时钟在1MHz到400MHz的范围内、选择DDS(直接数字频率合成)方法产生正弦激励信号，其频率控制字至少为32位，以产生超低频宽带正弦波激励信号。信号同步采样模块(111)中的同步采样单元(202)输出两路同步时钟信号接高速A/D转换器的时钟输入端，并且合理选择高速A/D转换器以至少2倍以上带宽的采样率采集被测网络(107)的输入激励信号X1(106)和输出响应信号X2(108)，实现同步采样，以便MCU主控模块读取转换后波形的数字量信号进行频率、两路信号X2(108)和X1(106)幅值比和相位差等的高精度运算。
采用本实用新型所述的电路结构和激励源和信号同步采样模块可对电路中两路信号不对称产生的系统误差用程序修正，目前国内生成的频率特性分析仪多在中、高频段，低频或超低频产品尤其是数字式频率特性分析仪完全由国外产品垄断，且价格十分昂贵。本实用新型所述的激励源和完成检测与转换的信号同步采样模块且确保器件选择要求，从而使仪器扫频范围可达0.001Hz～10或15MHz的范围。本实用新型所述的激励源和信号检测转换通道可用于超低频宽频带的高精度网络频率响应测量仪器中，有益于克服当前市售同类仪器采用传统模拟检测技术检测幅值比和相位差方法的弊端。
附图说明
图1是本实用新型所述的数字式超低频宽带频率特性分析仪的整机电路及激励源和信号检测转换通道的结构框图。100是MCU主控模块；101是波形控制模块；102是总线BUS1；103是激励信号产生模块；104是波形输出调理模块；105是总线BUS2；106是波形输出调理模块的输出的激励信号X1；107是被测网络；108是被测网络的输出信号；111是信号同步采样模块；109是信号同步采样子模块1；110是信号同步采样子模块2；112是总线BUS3；113是数据采集控制模块；114是时钟；115是总线BUS0。
图2是波形控制模块(101)和数据采集控制模块(113)的FPGA实现框图。201是FPGA中的锁相环单元；202是同步采样单元。
图3是图1中的激励信号产生模块(103)和波形输出调理模块(104)的一种实现方案的电气原理图。
图4是图1中的信号同步采样模块(111)的一种实现方案的电气原理图。
具体实施方式
本实用新型所述的波形控制模块(101)和数据采集控制模块(113)是用一块FPGA实现的，图2给出了波形控制模块(101)和数据采集控制模块(113)在FPGA中的实现以及与时钟(114)、信号同步采样模块(111)中的信号同步采样模块(111)中的PLL单元(201)、同步采样单元(202)、ADC_1和ADC_2的连接关系。PLL将接入到FPGA时钟线的时钟信号倍频后接入到波形控制模块(101)和数据采集控制模块(113)，同时还接入到同步采样单元(202)，用来控制ADC_1和ADC-2的同步采样。所述的FPGA可以是美国Xilinx公司生产的，也可以是美国Altera公司生产的产品，对于本例无本质区别。本例采用Altera公司的Cyclone III系列FPGA产品，型号为EP3C25Q240。图1中的4条总线BUS0、BUS1、BUS2和BUS3是由图2中EP3C25Q240的I/O口引出。图2中的时钟选10MHz的石英晶体振荡器，它与FPGA的时钟输入引脚相连接。
实现本实用新型所述的波形生成模块和模拟输出通道模块的一种技术方案如图3。图3中由美国ADI公司生产的型号为AD9954的DDS芯片(U01)加上少数阻容元件C01、R01等，构成了图1所述的激励信号产生模块(103)。型号为AD9954的芯片是一款成品DDS芯片，它的内部时钟频率范围为1至400MHz，这为低频宽频带输出扫频信号的低起始频率和宽频率范围提供了条件，可方便地实现频率特性分析仪输出0.001Hz-15MHz的扫频范围。AD9954内部嵌有一个14位、电流输出的D/A转换器(DAC)，图3中，电容C01串联电阻R01接到AD9954的12引脚。
所述的AD9954芯片输出为电流信号，将输出引脚(20、21)接两个采样电阻R02、R03，再由美国ADI公司生产的运算集成放大器AD8009(U02)配合电阻R04、R05、R07、R08组成差动放大器，实现图1中波形输出调理模块(104)中的I/U转换。
所述的完成I/U转换的运放(U02)AD8009的输出端(6脚)接美国ADI公司生产的模拟乘法器(U03)芯片AD835的一个输入端Y1(1脚)；美国TI公司生产的D/A转换器(U04)TLV5638的一个输出端OUTA(4脚)接乘法器AD835(U03)的另一个输入端X1(7脚)，实现了图1中波形输出调理模块(104)中的幅度控制单元。TLV5638模拟乘法器的输入输出运算关系为：
(X1-X2)*(Y1-Y2)＝W
式中W是模拟乘法器AD835(U03)的输出OUTA(5脚)，而AD835的另外两个输入引脚X2(8脚)和Y2(2脚)接地。改变X1的值可以调节W的大小，从而调节了输出激励信号的幅度。
所述的D/A转换器TLV5638(U04)的数字输入端(1脚)、时钟输入端(2脚)和片选端(3脚)接EP3C25Q240的三个I/O引脚FPGA_5638 DIN、FPGA_5638SCLK和FPGA_5638 CS。
所述的模拟乘法器AD835(U03)的输出W(5脚)后接一个集成运放AD8009(U05)的输出端(3脚)实现了图1中波形输出调理模块(104)中的放大单元；放大单元AD8009(U05)的输出端(6脚)接衰减控制1单元的输入。
所述的衰减控制1单元是由R013、R014、R015、R016、R017、R018、R019、R020、R021、R022、R023、R024组成的4级∏型电阻网络。由来自于EP3C25Q240的I/O引脚组成的控制信号RELAY1、RELAY2、RELAY3和RELAY4控制美国TI公司生产的达林顿晶体管阵列芯片ULN2003(U06)的输入端(1、2、3、4和5脚)，ULN2004的四个输出(16、15、14和13脚)分别接4个继电器LS01、LS02、LS03和LS04，可分别获得不同的衰减系数，以满足不同的幅度需求。∏型电阻网络的输出就是本实用新型实施实例所述的频率分析仪的扫频信号源X1(106)。
所述的REY01、REY02、REY03和REY04和FPGA_5638_0 DIN、FPGA_5638_0 SCLK、FPGA_5638_0CS信号线组成了总线BUS2(105)。
图4是本实用新型实现图1所述的信号同步采样模块的一种技术方案。所述的被测网络(107)的响应信号X2(图1中108)与美国MAX公司生产的MAX4201芯片U11的3脚相连接。与X2信号输入端对地接一个R100(50欧姆)的阻抗匹配电阻，用继电器LS11控制切换MAX4201作为输入缓冲3单元，其输出(5脚)接入到衰减控制2单元；衰减控制2单元是由R102、R103、R104三个电阻组成的∏型电阻网络，由继电器LS10控制切换，以决定是否衰减信号；继电器LS10、LS11是由美国TI公司生产的ULN2003芯片控制的。ULN2003的输入端1脚和5脚接EP3C25Q240的两个I/O口线FPGA_1K1和FPGA_1 K2；输出端16脚和12脚驱动继电器。
所述的衰减控制2单元的输出接输入缓冲4单元，它由美国ADI公司生产的AD8131芯片实现(U102)。AD8131芯片的+DIN(8脚)是输入；AD8131的输出端+OUT(4脚)和-OUT(5脚)采用LVDS输出，连接到AD8330芯片(U103)的两个LVDS输入引脚INHI(4脚)和引脚INLO(5脚)。AD8330是美国ADI公司生产的可变增益放大器芯片，实现增益调节单元的功能；AD8330内嵌ADC驱动器，其输出OPHI(13脚)和OPLO(14脚)通过电阻R110和R111接地，再与LTC2207(U104)的+AIN(6脚)和-AIN(7脚)相连接。
所述的增益调节单元的控制端VMAG(10脚)信号由美国MOTOROLA公司生产的集成运放MC34071(U112)以及电阻R128、R129、R131组成的缓冲级控制，U112的输出6脚通过电阻R130接到AD8330(U103)的VMAG引脚(10脚)；AD8330的VDBS脚(7脚)由MC34071(U111)以及电阻R134、R135、R136、R137组成的缓冲级来驱动，U111的输出(6脚)经电阻R132接到AD8330的7脚。所述的U111、U112的两个输入分别通过电阻R136和R133接TLV5638(U110)模拟输出端OUTB(7脚)和OUTA(4脚)；U110的DIN(1脚)、SCLK(2脚)和CS(3脚)分别与EP3C25Q240的三个I/O脚相连接，标号是FPGA_5638_1 DIN、FPGA_5638_1 SCLK和FPGA_5638_1CS。所述的U103、U111、U112和U110合起来实现图1信号同步采样子模块2(110)中的增益调节单元的功能。
LTC2207是美国Liriear Technology公司生产的采样率为80MSPS、分辨率为16位的A/D转换器，满足了2倍以上激励信号带宽的采样率，完全可以实现所述的A/D转换单元ADC_1和ADC_2的功能。
所述的信号同步采样模块(111)中的同步采样单元(202)采用美国MAX公司生产的时钟分配器芯片MAX9150实现，它的输入端RIN+(7脚)和RIN-(8脚)接EP3C25Q240的两个I/O引脚，标号为FPGA_9150 RIN+和FPGA_RIN-；对地接到7脚和8脚的电阻R115和R116是MAX9150时钟输入端的两个匹配电阻；MAX9150的LVDS输出引出两组，分别接到两个TLC2207(U104和U105)的时钟控制端，即U104和U105的ENC+(9脚)和ENC-(10脚)，实现了时钟的同步采样控制。
另一个通道采样X1信号，X1接到美国MAX公司生产的MAX4201的输入IN(3脚)，输出端OUT(5脚)接AD8131的输入+DIN(8脚)，AD8131的输出OUT+(4脚)和OUT-(5脚)接LTC2207(U105)的差分输入端AIN+(6脚)和AIN-(7脚)。MAX4201和AD8131实现了图1中信号同步采样子模块1中的缓冲1单元和输入缓冲2单元。
实现频率特性分析仪的基本原理是：由一款具有合理精神指标的DDS芯片AD9954为被测网络(107)生产激励信号，再由信号同步采样模块完成X1和X2高速A/D采样，将采样的数据在MCU中由FFT或相关算法高精度地计算出两路信号的幅值比和相位差，并可对系统误差进行修正，便可对被测网络产生超低频宽带频率特性的测试和分析。由此便可以在显示器上显示伯德图、奈奎斯特图、尼科尔斯图、科尔-科尔图等频率特性。
以上所述的实施实例的具体实施方式，应理解为仅为本实用新型的实现方式之一，并不用于限定本实用新型的保护范围，凡实例中涉及的具体电路、所选器件的具体生产公司、具体型号都不是对本实用新型的限定。凡在本实用新型的精神和设计原则之内，所做的任何改动、等同替换、改进等，都应视为包含在本实用新型的保护范围之中。
Claims (3)
1.数字式超低频宽带频率特性分析仪的激励源及检测转换通道包括激励信号产生模块、波形输出调理模块和信号同步采样模块，其特征在于：波形控制模块的输出与激励信号产生模块的输入相连接；激励信号产生模块的输出与波形输出调理模块的输入相连接；波形输出调理模块的输出与被测网络的输入相连接；被测网络的输出连同波形输出调理模块的输出一起与同步采样模块的输入相连接。
2.由权利要求1所述的数字式超低频宽带频率特性分析仪的激励源及检测转换通道，其特征在于：同步采样单元输出的同步时钟与信号同步采样模块中的两个相同的A/D转换器的时钟控制输入端相连接，以便同步采样被测网络的输入激励信号和输出响应信号。
3.由权利要求2所述的数字式超低频宽带频率特性分析仪的激励源及检测转换通道，其特征在于：选择两个相同的、采样率高于2倍以上激励信号带宽的高速A/D芯片来同步采样被测网络的输入激励信号和输出响应信号。
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