CN201985827U - 可实现片上延时的上电复位电路 - Google Patents

Abstract

一种可实现片上延时的上电复位电路，包括电压检测电路、振荡器、计数器、反相器以及输出缓冲电路；振荡器产生周期为T1的脉冲波形信号，计数器对脉冲波形信号进行计数，当计数器的计数值达到设定值m后，计数器输出由逻辑低电平变为逻辑高电平；输出缓冲电路输出逻辑高电平作为上电复位信号，即可以实现所需要的延时Tdelay为m×T1，再用输出缓冲电路输出的逻辑高电平关闭可编程振荡器和计数器。本实用新型解决了现有上电复位电路在不采用片外电容的情况下难以达到毫秒量级的延迟的技术问题，具有电路仅存在很小的瞬时功耗、可实现毫秒量级的延迟等优点。

Description

可实现片上延时的上电复位电路

技术领域

本实用新型属电学领域，涉及一种上电复位电路，尤其涉及一种CMOS集成电路中电源管理电路的上电复位电路。

背景技术

在电源管理电路中，上电复位电路Power On Reset(POR)来为电路提供复位信号。上电复位电路被用来保证电路在上电初期，不会因为电源电压的不稳定而系统发生错误。通常情况下，要求上电复位电路在电源电压超过检测阈值后能够提供一定的延迟时间后输出有效信号，以确保电路在稳定的电源电压条件下工作。

图1所示为目前常见的上电复位电路示意图，电路主要由电压检测电路，延迟电路和输出缓冲级构成。其中电压检测电路用来对电源电压的上电情况进行检测，延时电路通过对电容C0充电起到延时作用，输出缓冲级放大延时电路的输出输出信号并作为上电复位电路的输出。

上电复位电路的上电过程如图2所示，在电源电压VDD上电过程中，当电源电压超过电压检测电路的阈值VDET1时，电压检测电路输出V_det点由逻辑低电平变为逻辑高电平；延时电路开始工作，向电容C0充电，V_delay点电压波形如图所示；当V_delay点电压高于输出缓冲级电路的阈值电压VTH+后，施密特触发器的输出POR_RESET由低电平变为高电平信号。如图2中POR_RESET点波形在电源电压高于检测电压VDET1后，延时Tdelay时间后，上电复位电路的输出POR_RESET由逻辑低电平变为逻辑高电平信号。

电源电压下降时，当电源电压低于VDET2，V_det信号由逻辑高电平变为逻辑低电平，延时电路放电，放电时间迅速，远小于充电时间，V_delay点电压变低，放电时间迅速，远小于充电时间，因此经过很小的一个延时后该点电压小于输出缓冲级电路由高变低的阈值电压VTH-，上电复位电路的输出POR_RESET变为逻辑低电平信号。

图1所示的上电复位电路，如果采用片内集成的电阻和电容来实现延时，因为片上电容密度非常小，无法实现大于毫秒级的延迟。这就需要在片外采用nF级别或者uF级别的电容来实现延迟，这样做的坏处是增加了一个封装管脚和外围器件的数量。

发明内容

为了解决背景技术中存在的上述技术问题，本实用新型提供了一种在不增加外部元件的情况下可实现较大延时的片上延时上电复位电路。

本实用新型的技术解决方案是：

一种可实现片上延时的上电复位电路，包括电压检测电路以及输出缓冲电路；所述电压检测电路的输入端接电源电压VDD，接地端接地；其特殊之处是：还包括振荡器、计数器以及反相器；电压检测电路的输出端V_det接计数器的使能端EN_CNT，同时接输出缓冲电路的控制输入端，用来控制输出缓冲电路的工作；振荡器的输出端Freq_out接计数器的输入端，振荡器的使能端EN_OSC接输出缓冲电路的输出端POR_RESET经反相器后的信号；计数器的输出端V_ctrl接输出缓冲电路的输入端。

上述输出缓冲电路是能实现锁存功能的触发器电路或锁存器电路。

上述输出缓冲电路优选D触发器电路；D触发器电路的信号输入端D接电源电压VDD；电压检测电路的输出端V_det通过反相器后接D触发器电路的复位端Reset；D触发器电路输出端Q经反相器后接振荡器的使能端EN_OSC；计数器的输出端V_ctrl接D触发器电路的时钟输入端CLK。

本实用新型的优点是：

1、本实用新型提供了一种可实现片上延时的上电复位电路，通过加入振荡器，计数器和反相器等逻辑电路，使得上电复位电路可以在不增加外部元件的情况下实现需要的延时。

2、振荡器电路产生的脉冲波形信号周期为T1，计数器的计数值为m，则上电复位电路的延时Tdelay为m*T1，通过设计振荡器输出脉冲波形信号的周期和计数器的计数值，使二者的乘积等于上电复位电路的延时要求值，即可以为上电复位电路提供一个较大的延时(大于ms级)。

3、在本实用新型可实现片上延时的上电复位电路中，由于振荡器以及计数器只在电源电压上电过程中工作，POR_RESET信号变为高电平后，振荡器以及计数器即被关闭，振荡器和计数器仅在上电复位电路的电源上电过程中消耗功耗，因此电路仅存在很小的瞬时功耗。

4、本实用新型适用于高度集成化的SOC芯片，不需要任何外接元件，使得该电路适合不同项目的需要。

附图说明

图1是传统的上电复位电路POR的电路结构示意图；

图2是图1所示的传统上电复位电路POR中各节点的电压波形示意图；

图3是本实用新型可实现片上延时的上电复位电路POR的电路结构示意图；

图4是本实用新型可实现片上延时的上电复位电路POR的一种具体电路图；

图5是图4所示的可实现片上延时的上电复位电路POR中各节点的电压波形示意图。

具体实施方式

本实用新型可实现片上延时的上电复位电路的具体结构框图如图3所示，包括：电压检测电路，振荡器电路，计数器，输出缓冲电路和反相器等逻辑电路。其中，电压检测电路的输入端接电源电压VDD，接地端接地，输出端V_det接计数器电路的使能端EN_CNT，同时用来控制输出缓冲电路的工作；振荡器电路的输出点Freq_out接计数器电路的输入端；计数器的计数值为m，当输入脉冲波形信号为m个周期后，计数器的输出信号由逻辑低电平变为逻辑高电平，计数器的输出端V_ctrl接输出缓冲电路；输出缓冲电路的输入端为计数器的输出端V_ctrl和电压检测电路的输出V_det，输出端即为上电复位电路POR的输出端POR_RESET，POR_RESET通过反相器后接振荡器电路的使能端EN_OSC。

本实用新型提出的上电复位电路中各点的波形图如图4所示：

电源电压VDD上电过程中，电压检测电路和振荡器电路开始工作，当电源电压高于检测电压VDET1后，电压检测电路的输出点V_det由逻辑低电平变为逻辑高电平，使计数器电路开始工作；振荡器电路输出周期为T1的脉冲波形信号给计数器电路进行计数；计数器的计数值为m，即当输入m个周期的脉冲波形信号后，计数器的输出由逻辑低电平变为逻辑高电平；当计数器的输出V_ctrl反转后，输出缓冲电路的输出信号POR_RESET变为逻辑高电平信号。POR_RESET逻辑高电平将关闭振荡器电路，使之不再工作，同时输出缓冲电路具有锁存功能，POR_RESET被锁存，因此仍会保持高电平。此时，因为计数器电路输入信号停止，计数器电路也相应的停止工作。输出缓冲电路可以由具有锁存和清零功能的逻辑电路组成，比如D触发器，锁存器等。振荡器和计数器电路仅在电源上电过程中工作，当上电结束，上电复位电路输出由逻辑低电平信号变为逻辑高电平信号后，振荡器和计数器电路停止工作。振荡器和计数器仅在上电复位电路的电源上电过程中消耗功耗。

如图4所示，在POR电路输入电压高于检测电压VDET1后，延时Tdelay时间后，电路的输出信号POR_RESET变为逻辑高电平，延时Tdelay的值由振荡器电路产生脉冲波形的周期和计数器的设定计数值所决定，假设振荡器电路的周期为T1，计数器的计数值为m，则上电复位电路的延时Tdelay为m*T1。在振荡器电路产生一定周期的脉冲波形信号的情况下，通过设计振荡器输出脉冲波形信号的周期和计数器的计数值，使二者的乘积等于上电复位电路的延时要求值，可以容易的实现一个较大的延时(大于ms级)。

电源电压下降时，当电源电压VDD下降到低于电压检测电路的低压检测电压VDET2时，V_det由逻辑高电平变为逻辑低电平，通过输出缓冲电路使得输出点POR_RESET变为逻辑低电平。

Claims (3)

1.一种可实现片上延时的上电复位电路，包括电压检测电路以及输出缓冲电路；所述电压检测电路的输入端接电源电压(VDD)，接地端接地；

其特征还在于：还包括振荡器、计数器以及反相器；

电压检测电路的输出端(V_det)接计数器的使能端(EN_CNT)，同时接输出缓冲电路的控制输入端，用来控制输出缓冲电路的工作；

振荡器的输出端(Freq_out)接计数器的输入端，振荡器的使能端(EN_OSC)接输出缓冲电路的输出端(POR_RESET)经反相器后的信号；

计数器的输出端(V_ctrl)接输出缓冲电路的输入端。

2.根据权利要求1所述的可实现片上延时的上电复位电路，其特征在于：所述输出缓冲电路是能实现锁存功能的触发器电路或锁存器电路。

3.根据权利要求2所述的可实现片上延时的上电复位电路，其特征在于：所述输出缓冲电路是D触发器电路；

D触发器电路的信号输入端(D)接电源电压(VDD)；

电压检测电路的输出端(V_det)通过反相器后接D触发器电路的复位端(Reset)；

D触发器电路输出端(Q)经反相器后接振荡器的使能端(EN_OSC)；

计数器的输出端(V_ctrl)接D触发器电路的时钟输入端(CLK)。

Images