CN201845154U - 薄膜晶体管阵列基板 - Google Patents

Abstract

本实用新型公开一种薄膜晶体管数组基板，包含有一具有多个画素单元的基板、多条交替重复排列于该基板上的第一栅极线与多条第二栅极线、多条垂直该些第一栅极线与该些第二栅极线而设置于该基板上的源极线，且各该源极线分别包含一主源极线与一副源极线，且该主源极线与该副源极线并联设置，该基板上的该些画素单元呈一数组排列，且各画素单元内分别设置有一薄膜晶体管。

Description

薄膜晶体管阵列基板 

技术领域

本实用新型有关于一种薄膜晶体管数组基板，尤指一种具有双栅极(dual gate)设计的薄膜晶体管数组基板。 

背景技术

已知液晶显示面板包含一对相互对合的薄膜晶体管阵列基板与彩色滤光阵列基板，以及设置于薄膜晶体管阵列基板与彩色滤光阵列基板之间的液晶材料层。薄膜晶体管阵列基板包含了呈阵列排列的多个薄膜晶体管及与其电性连接的栅极线与源极线；而彩色滤光阵列基板则至少包含了用以制造色彩的彩色滤光片以及用以防止光线渗漏的黑色矩阵(black matrix)。 

而根据驱动模式的不同，液晶显示面板叉可被区分为单栅极(single gate)或双栅极(dual gate)显示面板。请参阅图1至图2，图1至图2为一已知具双栅极设计的正常白(no rmally white)显示面板的薄膜晶体管阵列基板示意图。如图1所示，薄膜晶体管阵列基板100具有一基板、多条栅极线G 1、G 2...G 7、多条源极线S1、S2、S3，栅极线G1、G2...G7与源极线S1、S2...S3的交会处分别设置有一薄膜晶体管(G1，S1)、(G2，S1)...(G5，S3)...(G 6，S3)与一画素单元。另外如图1所示，源极线S1、S2、S3左侧的薄膜晶体管电性连接至奇数栅极线G1、G3、G5；而源极线S1、S2、S3右侧的薄膜晶体管则电性连接至偶数栅极线G2、G4、G6，换句话说同一列中设置于一源极线S1、S2或S3两侧的薄膜晶体 管共享该源极线S1、S2或S3，但分别与不同的栅极线电性连接。 

由于液晶显示面板采用液晶作为控制影像显示的材料，为了避免液晶分子在固定电压下造成极性的破坏并导致残影，源极信号的电压极性必需定时地转换。已知液晶显示面板可采用面反转(frame inversion)、线反转(line inversion)、行反转(co1umninversion)、点反转(dot inversion)，或者如图1所示的二点反转(2-dot inversion)等反转驱动方法来转动液晶分子。在图1中，「+」表示正极性；而「-」则表示负极性。如图1所示，同一列中同一源极线S1、S2或S3两侧的画素单元与薄膜晶体管具有相同的极性，如源极线S1两侧的薄膜晶体管(G1，S1)与(G2，S1)同样具有正极性；同一列中相邻源极线两侧的薄膜晶体管与画素单元则具有相反的极性，如源极线S1两侧的薄膜晶体管(G1，S1)与(G2，S1)为正极性、而源极线S2两侧的薄膜晶体管(G1，S2)与(G2，S2)则为负极性。由于二点反转是以二点(dot)为单位进行反转，因此对于闪烁(flicker)现象具有较佳的抑制能力。 

请继续参阅图1。然而，双栅极设计的薄膜晶体管阵列基板100的栅极线数目为单栅极设计的两倍；源极线数目则缩减为其二分之一，因此与栅极线电性连接的各薄膜晶体管充电时间减半，造成相邻且相同极性的画素充电能力不同。举例来说，在同一条源极线S1依序输入正、负电压信号时，栅极线G1、G2、G3、G4依序通入电压，使得薄膜晶体管(G1，S1)、(G2，S1)、 (G3，S1)与(G4，S1)依序开启并充电，由于薄膜晶体管(G1，S1)与(G2，S1)共用一条源极线S1，因此与栅极线G1电性连接的薄膜晶体管(G1，S1)充电时间早于与栅极线G2电性连接的薄膜晶体管(G2，S1)，同理与栅极线G 3电性连接的薄膜晶体管(G3，S1)充电时间早于与栅极线G4电性连接的薄膜晶体管(G4，S1)，因此源极线S1上任两列的薄膜晶体管充电顺序正可呈一「Z」字型。如前所述，由于双栅极显示面板100的栅极线数目增加为两倍，因此薄膜晶体管的充电时间减半，造成部分薄膜晶体管，如源极线S1、S2...Sn左侧先充电的薄膜晶体管充电时间不足，无法转动液晶分子至预定方向，导致光线渗漏。而部分薄膜晶体管，如源极线S1、S2...Sn右侧后充电的薄膜晶体管充电时间充足，因此液晶分子可转动至预定方向，阻挡光线渗漏。由此可知，采用二点反转的薄膜晶体管阵列基板100的驱动方式会如图2所示出现以线为单位垂直重复交错排列的亮暗条纹(vertical stripe)，容易被使用者察觉。 

请参阅图3，图3为已知双栅极显示面板的彩色滤光基板上一黑色矩阵的示意图。如前所述，由于双栅极显示面板的源极线数目减半，因此在薄膜晶体管阵列基板100上沿栅极线方向相邻画素单元间形成有源极线-无源极线-有源极线...等间隔排列。故对应薄膜晶体管阵列基板100的彩色滤光阵列基板中用以防止光源渗漏的黑色矩阵110在设计上，在对应有源极线之处具有较宽的幅宽；而在对应无源极线之处则具有较窄的幅宽。换句话说， 黑色矩阵110亦具有一宽一窄的对应设计，在视觉上亦容易产生垂直亮暗条纹。 

最后请再参阅图4A与图4B，图4A与图4B为已知双栅极显示面板中一薄膜晶体管区的示意图。如前所述，源极线S1、S2、S3数目减半，且具有相同极性的薄膜晶体管120分别设置于源极线S1、S2、S3的两侧，而在理想状态中，各薄膜晶体管120的闸/漏极间电容(C_gd)皆相同，换句话说各薄膜晶体管120的栅极122与漏极124之间如图4A中圆圈A所示的重叠面积应该都相同。但是，若制程的层间对位如图4B所示发生偏移的现象，将可能导致同一条源极线两侧的薄膜晶体管120的栅极122与漏极124之间重叠面积一大一小，继而导致C_gd差异、反馈电压不同、以及与闪烁的情形发生。为避免此缺失，已知技术亦有发展出C_gd的补偿设计。如图4B中圆圈A所示，当制程发生对位偏移导致栅极122与漏极124之间重叠面积变大(即C_gd变大)，圆圈B内的电容补偿设计中重叠面积会因对位偏移变小，降低整体电容。同理，当制程发生对位偏移导致栅极122与漏极124之间重叠面积变小(即C_gd变小)，圆圈B内的电容补偿设计中重叠面积会因对位偏移变大，提高整体电容。虽然已知技术利用此一电容补偿设计避免双栅极显示面板中同一源极线两侧的薄膜晶体管因对位偏移而发生C_gd不同的缺失，但此种方法因导致制程更为复杂、提高成本而为人所诟病。 

因此，目前仍需要一种在不增加制程复杂度与制程成本的前提下，可顺利解决垂直亮暗条纹问题，并维持各薄膜晶体管C gd相同的液晶显示面板设计。 

发明内容

因此，本实用新型提供一种可解决垂直亮暗条纹，且制程偏移现象对各薄膜晶体管C_gd造成的差异为相同的具有双栅极设计的薄膜晶体管阵列基板。 

本实用新型提供一种薄膜晶体管阵列基板，包含有一包含多个画素单元的基板、多条交替重复排列于该基板上的第一栅极线与多条第二栅极线、多条垂直该些第一栅极线与该些第二栅极线而设置于该基板上的源极线，且各该源极线分别包含一主源极线与一副源极线，且该主源极线与该副源极线并联设置。该基板上的该些画素单元呈一阵列排列，且各画素单元内分别设置有一薄膜晶体管。 

本实用新型还提供一种薄膜晶体管阵列基板，包含有一基板，包含多个驱动单元，呈一阵列排列，其中该些驱动单元分别包含有一第一栅极线、一第二栅极线、一第三栅极线、与一第四栅极线，互相平行设置于该基板上；一源极线，垂直该第一栅极线、该第二栅极线、该第三栅极线与该第四栅极线而设置于该基板上，且该源极线包含一并联且彼此平行的主源极线与一副源极线；一第一薄膜晶体管与一第二薄膜晶体管，由左至右设置于该第一栅极线与该第二栅极线之间；以及一第三薄膜晶体管与一第四 薄膜晶体管，由左至右设置于该第三栅极线与该第四栅极线之间。 

以上所述副源极线设置于所述第一薄膜晶体管与第二薄膜晶体管之间，以及所述第三薄膜晶体管与第四薄膜晶体管之间。 

以上所述第一薄膜晶体管与第二薄膜晶体管分别电性连接至所述第一栅极线与第二栅极线，而所述第三薄膜晶体管与所述第四薄膜晶体管分别电性连接至所述第四栅极线与第三栅极线。 

根据本实用新型所提供的薄膜晶体管阵列基板，该些源极线分别由一并联设置的主源极线与副源极线所构成，另外由改变同一源极线上的薄膜晶体管的充电顺序，来改变因充电能力不同而产生的亮暗画素单元的配置，故可均化亮暗差异，避免显示面板产生垂直亮暗条纹，故可提升显示品质。 

附图说明

图1至图2为一已知具双栅极设计的正常白显示面板的薄膜晶体管阵列基板示意图。 

图3为已知双栅极显示面板的彩色滤光基板上一黑色矩阵的示意图。 

图4A与图4B为已知双栅极显示面板中一薄膜晶体管区的示意图。 

图5与图6为本实用新型所提供的一具有双栅极设计的薄膜晶体管阵列基板的一较佳实施例的示意图。 

图7为本较佳实施例所提供的薄膜晶体管阵列基板200上一薄膜晶体管区的示意图。 

图中 

100                     薄膜晶体管阵列基板 

G 1、G 2...G 7          栅极线 

S 1、S 2、S 3           源极线 

(G1，S1)、(G2，S1)...(G6，S1)...  薄膜晶体管 

(G6，S3) 

110                               黑色矩阵 

120                               薄膜晶体管 

122                               栅极 

124                               漏极 

A、B                              圆圈 

200                               薄膜晶体管阵列基板 

202                               基板 

212                               第一栅极线 

214                               第二栅极线 

220                               源极线 

222                               主源极线 

224                               副源极线 

320                               薄膜晶体管 

322                               栅极 

324                               漏极 

G 1、G2...G6                      栅极线 

S1a、S2a、S3a                     主源极线 

S1b、S2b、S3b                     副源极线 

(G1，S1a)、(G2，S1b)...           薄膜晶体管 

(G6，S3a)...(G6，S3b) 

具体实施方式

在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。在通篇说明书及权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「电性连接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置电性连接于一第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。 

请参阅图5与图6，图5与图6为本实用新型所提供的一具有双栅极设计的薄膜晶体管阵列基板的一较佳实施例的示意图。薄膜晶体管阵列基板为液晶显示面板的元件之一，而液晶显示面板另包含一与薄膜晶体管阵列基板相互对合的彩色滤光阵列基板，以及设置于薄膜晶体管阵列基板与彩色滤光阵列基板之间的液晶材料层，由于彩色滤光阵列基板液晶材料层为本项技术的人员所熟知，故在此不另赘述。如图5所示，本较佳实施例所提供的薄膜晶体管阵列基板200包含有一基板202，基板202上设置有多条第一栅极线212与多条第二栅极线214，第一栅极线212与第二栅极线214互相平行且交替重复排列于基板202上。此外亦可将交替排列的第一栅极线212与第二栅极线214由上而下依序标示为 G1、G2...G 6。基板202上更设置有多条源极线220，垂直于第一栅极线212与第二栅极线214而设置于基板202上，各源极线220分别包含一彼此平行的主源极线222与一副源极线224，且各源极线220所包含的主源极线222与副源极线224并联设置。由于各源极线220内的主源极线222与副源极线224为并联设置，因此同一源极线220的主源极线222与副源极线224收到的电压信号将会完全相同。此外亦可将各源极线220由左至右标示为S 1、S2...S3，其中各主源极线222亦可标示为S1a、S2a、S3a；而各副源极线224则可标示为S1b、S2b、S3b等。而在第一栅极线212、第二栅极线214与主源极线222及副源极线224的交会处分别设置有一薄膜晶体管(G1，S1a)、(G2，S1b)...(G5，S3a)...(G6，S3b)，而该些薄膜晶体管分别设置于一画素单元之内。由图5可知，各薄膜晶体管(G1，S1a)、(G2，S1b)...(G5，S3a)...(G6，S3b)亦呈一阵列排列于基板202上。 

如前所述，由于薄膜晶体管(G1，S1a)、(G2，S1b)...(G5，S3a)...(G6，S3b)呈一阵列排列于基板202上，故以下以直行横列的定义加以说明本较佳实施例所提供的薄膜晶体管阵列基板200的实施形式。如图5所示，本较佳实施例所提供的薄膜晶体管阵列基板200可视为包含奇数行薄膜晶体管(G1，S1a)、(G4，S1a)、(G5，S1a)...(G1，S3a)、(G4，S3a)、(G5，S3a)与多个偶数行薄膜晶体管(G2，S1b)、(G3，S1b)、(G6，S1b)...(G2，S3b)、(G3，S3b)、(G6，S3b)。奇数行薄膜晶体管设置于同一源极线220的主 源极线222与副源极线224之间；而偶数行薄膜晶体管则设置于相邻源极线220的副源极线224与主源极线222之间。值得注意的是，在本较佳实施例中，各奇数行薄膜晶体管(G1，S1a)、(G4，S1a)、(G5，S1a)...(G1，S3a)、(G4，S3a)、(G5，S3a)分别电性连接至一主源极线222；而各偶数行薄膜晶体管(G2，S1b)、(G3，S1b)、(G6，S1b)...(G2，S3b)、(G3，S3b)、(G6，S3b)则分别电性连接至一副源极线224。由于本较佳实施例采取二点反转驱动方式，因此在同一列的薄膜晶体管与画素单元中，与同一源极线220，即与一主源极线222以及副源极线224电性连接的薄膜晶体管(G1，S1a)与(G2，S1b)同样具有正极性；而同一列中相邻源极线220的薄膜晶体管则具有相反的极性，如源极线S 1的薄膜晶体管(G1，S1a)与(G2，S1b)为正极性、而源极线S 2的薄膜晶体管(G1，S2a)与(G2，S2b)则为负极性。而在共享同一源极线220的下一列中，各薄膜晶体管的极性则与上一列相反，举例来说，与源极线S1(包含主源极线S1a与副源极线S1b)电性连接的薄膜晶体管(G1，S1a)与(G2，S1b)具有正极性；其下一列与源极线S1电性连接的薄膜晶体管(G4，S1a)与(G3，S1b)则具有负极性。 

由于本较佳实施例所提供的薄膜晶体管阵列基板200上的薄膜晶体管与画素单元呈阵列排列，因此本较佳实施例亦可视为包含多个奇数列薄膜晶体管(G1，S1a)、(G2，S1b)...(G5，S3a)、(G6，S3b)与多个偶数列薄膜晶体管(G4，S1a)、(G3，S1b)...(G4，S3a)、(G3，S3b)。值得注意的是，在本较佳实施例中，各奇数列 薄膜晶体管由左至右分别依序电性连接至第一栅极线212与第二栅极线214；而各偶数列薄膜晶体管则与奇数列薄膜晶体管相反，由左至右分别依序电性连接至第二栅极线214与第一栅极线212。 

另外，若以与任一源极线Sn(包含主源极线Sna与副源极线Snb)上连续的四条栅极线G4m+1、栅极线G4m+2、栅极线4m+3与栅极线G4m+4电性连接的四个薄膜晶体管为一驱动单元，则此驱动单元中四个薄膜晶体管设置于一「田」字型的四个区域内，其中m为大于等于0的整数，n为大于1的整数。薄膜晶体管(G4m+1，Sna)与薄膜晶体管(G4m+2，Snb)设置于栅极线G4m+1与栅极线G4m+2之间，且分别电性连接至栅极线G4m+1与栅极线G4m+2；而薄膜晶体管(G4m+4，Sna)与薄膜晶体管(G4m+3，Snb)设置于栅极线G4m+3与栅极线G4m+4之间，且分别电性连接至栅极线G4m+4与栅极线G4m+3。而副源极线Snb设置于(G4m+1，Sna)与薄膜晶体管(G4m+2，Snb)之间；以及薄膜晶体管(G4m+3，Sna)与薄膜晶体管(G4m+4，Snb)之间。 

请参阅图6，以下以m等于0而n等于1为例说明此一驱动单元的实施形式：在同一条源极线S 1输入正、负电压信号时，栅极线G1、G2、G3、G4亦依序通入电压，使得薄膜晶体管(G1，S1a)、(G2，S1b)、(G3，S1b)与(G4，S1a)依序开启并充电。由于薄膜晶体管(G1，S1a)与(G2，S1b)共用一条源极线S 1的主源极线210与副源极线212，因此与栅极线G1电性连接的薄膜晶体管(G1， S1a)充电时间早于与栅极线G2电性连接的薄膜晶体管(G2，S1b)，同理与栅极线G3电性连接的薄膜晶体管(G3，S1b)充电时间早于与栅极线G4电性连接的薄膜晶体管(G4，S1a)。简单地说，任一驱动单元内的薄膜晶体管充电顺序正可呈一「倒C 」字型。 

如前所述，由于双栅极显示面板200的栅极线数目增加为两倍，因此薄膜晶体管的充电时间减半，造成部分薄膜晶体管，如奇数列薄膜晶体管中与第一栅极线212电性连接而先充电的薄膜晶体管因充电时间不足，而无法将液晶分子转动至预定方向，导致光线渗漏；奇数列薄膜晶体管中与第二栅极线214电性连接而后充电的薄膜晶体管因充电时间充足，故可将液晶分子转动至预定方向，阻挡光线渗漏。同理，偶数列薄膜晶体管中与第一栅极线212电性连接的薄膜晶体管因充电时间不足，而无法将液晶分子转动至预定方向，导致光线渗漏；而偶数列薄膜晶体管中与第二栅极线214电性连接而后充电的薄膜晶体管充电时间充足，因此液晶分子可转动至预定方向，阻挡光线渗漏。据此，本较佳实施例所提供的薄膜晶体管阵列基板200中，即使因为充电能力不同而导致相邻同极性的薄膜晶体管与画素单元示出现不同的亮度，但可由将充电能力较不足的薄膜晶体管交错设置，最终获得如图6所示，各亮暗画素单元系以点为单位交错排列，而非以线为单位交错排列的显示结果，故可均化掉亮暗差异、避免垂直亮暗条纹的产生，令使用者不易察觉。 

另外值得注意的是，由于本较佳实施例所提供的薄膜晶体管阵列基板200上，各源极线220由并联的主源极线222与副源极线224构成，因此在薄膜晶体管阵列基板200上沿栅极线方向的相邻画素间隙形成主源极线222-副源极线224-主源极线222-副源极线224...等间隔排列，因此对应薄膜晶体管阵列基板200的彩色滤光阵列基板中用以防止光源渗漏的黑色矩阵(图未示)在设计上，在对应有主源极线222与副源极线224之处皆有相同的幅宽，可更避免视觉上产生垂直亮暗条纹。 

最后请参阅图5与图7，其中图7为本较佳实施例所提供的薄膜晶体管阵列基板200上一薄膜晶体管区的示意图。如前所述，由于本较佳实施例的各源极线220由并联的主源极线222与副源极线224构成，因此具有相同极性的二个薄膜晶体管如图5所示分别电性连接主源极线222与副源极线224，且可设置于主源极线222与副源极线224的同一侧，如图5所示设置于主源极线222与副源极线224的右侧，当然亦不限于设置于主源极线222与副源极线224的左侧，而非设置于同一源极线的左右两侧。因此，即使在制程当中发生层间对位偏移的现象，偏移现象对各薄膜晶体管320的栅极322与漏极324的重叠面积的影响是完全相同的，因此各薄膜晶体管320的C_gd维持相同。故本较佳实施例所提供的薄膜晶体管阵列基板200可如图7所示省略C_gd补偿设计，更降低制程复杂度及节省成本。 

综上所述，根据本实用新型所提供的薄膜晶体管阵列基板， 该些源极线分别由一并联设置的主源极线与副源极线所构成，另外通过改变同一源极线上的薄膜晶体管的充电顺序，更改变了因充电能力不同而产生的亮暗画素单元的配置，故可均化亮暗差异，避免显示面板产生垂直亮暗条纹、提升显示品质。此外对应薄膜晶体管阵列基板的彩色滤光阵列基板中用以防止光源渗漏的黑色矩阵在设计上，在对应有主源极线与副源极线之处皆有相同的幅宽，更可避免在视觉上产生垂直亮暗条纹。最后，由于副源极线的设置，各薄膜晶体管可设置于主源极线与副源极线的同一侧，因此即使制程中发生偏移现象，其影响对各薄膜晶体管对C_gd仍为相同，故本实用新型提供的薄膜晶体管阵列基板可更省略C_gd补偿设计。简单地说，根据本实用新型所提供的薄膜晶体管阵列基板，为一种不增加制程复杂度与制程成本，并可顺利解决垂直亮暗条纹问题，并维持各薄膜晶体管C_gd相同的双栅极薄膜晶体管阵列基板。 

以上所述仅为本实用新型的较佳实施例，凡依本实用新型权利要求范围所作的均等变化与修饰，皆应属本实用新型的涵盖范围。 

Claims (10)

1.一种薄膜晶体管阵列基板，其特征在于：包含有：

一基板，包含多个画素单元，呈一阵列排列；

多条第一栅极线与多条第二栅极线，且该些第一栅极线与该第二栅极线交替重复排列于该基板上；

多条源极线，设置于所述基板并垂直所述第一栅极线与所述第二栅极线，各源极线分别包含一主源极线与一副源极线，

且各该源极线的该主源极线与该副源极线并联设置；以及多个薄膜晶体管，分别设置于所述画素单元内。

2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于：所述薄膜晶体管呈一阵列排列。

3.如权利要求2所述的薄膜晶体管阵列基板，其特征在于：所述薄膜晶体管包含多个奇数行薄膜晶体管与多个偶数行薄膜晶体管。

4.如权利要求3所述的薄膜晶体管阵列基板，其特征在于：所述奇数行薄膜晶体管设置于同一源极线的所述主源极线与副源极线之间，而所述偶数行薄膜晶体管则设置于相邻源极线的所述副源极线与所述主源极线之间。

5.如权利要求3所述的薄膜晶体管阵列基板，其特征在于：所述 奇数行薄膜晶体管分别电性连接至一源极线的所述主源极线，所述偶数行薄膜晶体管分别电性连接至所述源极线的副源极线。

6.如权利要求2所述的薄膜晶体管阵列基板，其特征在于：所述薄膜晶体管包含多个奇数列薄膜晶体管与多个偶数列薄膜晶体管。

7.如权利要求6所述的薄膜晶体管阵列基板，其特征在于：所述奇数列薄膜晶体管分别依序电性连接至所述第一栅极线与第二栅极线，所述偶数列薄膜晶体管分别依序电性连接至所述第二栅极线与第一栅极线。

8.一种薄膜晶体管阵列基板，其特征在于：包含有：

一基板，包含多个驱动单元，呈一阵列排列，其中所述驱动单元分别包含有：

一第一栅极线、一第二栅极线、一第三栅极线、与一第四栅极线，互相平行设置于所述基板上；

一源极线，设置于所述基板并垂直所述第一栅极线、第二栅极线、第三栅极线与第四栅极线，且该源极线包含一并联且彼此平行的主源极线与一副源极线；

一第一薄膜晶体管与一第二薄膜晶体管，由左至右设置于所述第一栅极线与第二栅极线之间；以及 

一第三薄膜晶体管与一第四薄膜晶体管，由左至右设置于所述第三栅极线与第四栅极线之间。

9.如权利要求8所述的薄膜晶体管阵列基板，其特征在于：所述副源极线设置于所述第一薄膜晶体管与第二薄膜晶体管之间，以及所述第三薄膜晶体管与第四薄膜晶体管之间。

10.如权利要求8所述的薄膜晶体管阵列基板，其特征在于：所述第一薄膜晶体管与第二薄膜晶体管分别电性连接至所述第一栅极线与第二栅极线，而所述第三薄膜晶体管与所述第四薄膜晶体管分别电性连接至所述第四栅极线与第三栅极线。 

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