CN201773441U - 基于fpga的sdram双口图像数据读写控制器 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 title abstract 3
- 238000000034 method Methods 0.000 abstract description 4
- 230000008569 process Effects 0.000 abstract description 3
- 230000003139 buffering effect Effects 0.000 abstract 1
- 239000004744 fabric Substances 0.000 description 13
- 238000003860 storage Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Abstract
本实用新型基于FPGA的SDRAM双口图像数据读写控制器，包括主控制器芯片FPGA、两片SDRAM芯片，通过主控制芯片FPGA对数据进行处理并对两片SDRAM进行控制，实现两片SDRAM以乒乓方式工作，一个用于接收新的数据，另一个用于处理和转发，处理完一帧后交替缓冲区，之前用于接受的SDRAM芯片用于处理和转发，之前用于处理和转发的SDRAM芯片用于接收，从而有效解决了图像处理过程中遇到采集、存储、转发图像同时进行时由于采集部分和存储转发部分两侧的速度不同步而导致的冲突。
Description
技术领域
本实用新型涉及一种数据读写控制器，尤其涉及一种基于FPGA的SDRAM双口图像数据读写控制器。
背景技术
纸币清分机是采用机电一体化结构，可同时实现人民币纸币的点钞、计数，识别真假、残破、新旧及对不同几何尺寸、不同版别的人民币纸币的清理分选归类。纸币清分机具有速度快、噪音小、耗能少、重量轻等特点，克服了现有点钞机的不足，减轻了金融部门出纳人员劳动强度，同时提高工作效率，是各金融部门可选的一种理想的金融机具。
FPGA即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA也被应用到了纸币清分机的制造领域中，但目前纸币清分机的图像处理过程中常会遇到采集、存储、转发图像数据同时进行的情况，前端采集部分和存储转发部分两侧的速度不同步，这样会造成数据存储和转发的冲突，从而影响了纸币清分的速度，使用双口的SRAM能解决这一问题，但双口的SRAM价格过于昂贵。
实用新型内容
本实用新型的目的是提供一种基于FPGA的SDRAM双口图像数据读写控制器，它具有的两片SDRAM以乒乓方式工作，从而提高了纸币清分机的清分速度。
本实用新型的上述目的是通过以下技术方案实现的：
一种基于FPGA的SDRAM双口图像数据读写控制器，其中，包括主控制芯片FPGA、SDRAM芯片，所述SDRAM芯片有两片；所述主控制芯片FPGA内包括仲裁器、输入缓冲区、输出缓冲区；所述输入缓冲区、输出缓冲区、两片SDRAM芯片分别与仲裁器连接。
上述基于FPGA的SDRAM双口图像读写控制器，其中，所述主控制芯片FPGA内还包括两个SDRAM控制接口，所述两片SDRAM芯片分别通过两个SDRAM控制接口与仲裁器相连。
上述基于FPGA的SDRAM双口图像读写控制器，其中，所述主控制芯片FPGA连接有USB2.0芯片。
上述基于FPGA的SDRAM双口图像读写控制器，其中，所述SDRAM芯片内置有数据初始化模块。
上述基于FPGA的SDRAM双口图像读写控制器，其中，所述主控芯片FPGA中还包括一多端口数据控制模块，所述多端口数据控制模块与所述仲裁器相连。
由于采用了上述技术本实用新型基于FPGA的SDRAM双口图像数据读写控制器相比于现有技术具有以下优点：
1. 充分利用FPGA主控芯片的灵活性，使用两片SDRAM以乒乓方式工作，在不使用价格昂贵的SRAM的情况下解决了现有技术中FPGA主控芯片进行数据存储和转发的冲突，影响了清分的速度的问题。
2. 安装有USB2.0芯片，可将图像数据传输到电脑，方便调试和使用。
附图说明
图1是本实用新型基于FPGA的SDRAM双口图像数据读写控制器的结构示意图。
具体实施方式
下面结合附图对本实用新型的具体实施方式做进一步的说明：
请参见图1所示的一种基于FPGA的SDRAM双口图像数据读写控制器，其中，包括主控制芯片FPGA1、SDRAM芯片5，所述SDRAM芯片5有两片；所述主控制芯片FPGA1内包括仲裁器2、输入缓冲区4、输出缓冲区3；所述输入缓冲区4、输出缓冲区3、两片SDRAM芯片5分别与仲裁器2连接，其中将FPGA作为主控制器，并在其中置有输入缓冲区4和输出缓冲区3，输出缓冲区3接收外部设备慢速数据流，经处理后写入到SDRAM芯片5，后者读取SDRAM芯片5中数据，为外围高速设备提供高速数据流。高速数据流按自定义数据包间续发送，在此间隔中执行慢速数据写入SDRAM芯片5和自动刷新SDRAM芯片5其内部数据的操作。
两片SDRAM芯片5以乒乓方式工作，一个用于接收新的数据、一个用于处理和转发，处理完一帧后交替缓冲区，之前接受的SDRAM芯片5用于处理和转发，之前用于处理和转发的用于接收。
主控制芯片FPGA1内还包括两个SDRAM控制接口8，所述两片SDRAM芯片5分别通过两个SDRAM控制接口8与仲裁器2相连，两个SDRAM控制接口8的加入使得使用时两片SDRAM芯片5可拆卸，出现故障后方便更换。
主控制芯片FPGA1连接有USB2.0芯片，可通过USB2.0芯片与计算机实现交流和数据传输。
SDRAM芯片5内置有数据初始化模块，初始化模块的加入使得SDRAM芯片5可进行初始化操作。
主控芯片FPGA1中还包括一多端口数据控制模块9，其联结至仲裁器，用于与外部进行数据交换，多端口数据控制模块的加入方便了主控芯片FPGA1与外界的信号传输，实现信号的采集和控制。
一种基于FPGA的SDRAM双口图像数据读写控制方法，其中，首先，所述仲裁器2将多端口数据控制模块9传入的图像数据存入输入缓冲区4并判断所述图像数据为存入的奇数幅图像还是偶数幅图像：
a. 当判断结果为奇数幅时，仲裁器将写时序送入第一片SDRAM，将FPGA中输入缓冲区中的图像数据送给第一片SDRAM存储，并将读时序送入第二片SDRAM，将第二片SDRAM中的前一幅图像数据通过仲裁总线送入输出缓冲区；
b. 当判断结果为偶数幅时，仲裁器将写时序送入第二片SDRAM，将FPGA中输入缓冲区中的图像数据送给第二片SDRAM存储，并将读时序送入第一片SDRAM，将第一片SDRAM中的前一幅图像数据通过仲裁总线送入输出缓冲区；
之后，进入输出缓冲区的数据通过多端口数据控制模块9为外围设备提供数据流；数据流按FPGA内自定义的数据间续发送，在此间隔中执行多端口数据控制模块传入图像数据的写入SDRAM和自动刷新SDRAM的操作。
最后，完成当前图像数据的操作后，输入下一幅图像数据，并将FPGA中的仲裁总线与两片SDRAM的连接情况互换。
输出缓冲区的图像数据以及仲裁器统计的时序通过显示装置显示出来，通过显示装置显示出来，方便机器的调试使用。
图像数据通过存储装置进行存储，将图像数据进行存储使得遇到问题时可进行查阅。
FPGA通电后，仲裁器对SDRAM内部的初始化模块进行控制，以完成SDRAM的初始化操作。
当图像数据采集过来时，FPGA内部的仲裁器首先判断当前图像是奇数幅图像还是偶数幅图像，奇数幅图像就将写时序送给第一片SDRAM，将FPGA中的输入缓冲区中的图像数据送给第一片SDRAM存储，并将读时序送给第二片SDRAM，将第二片SDRAM中的前一幅的图像数据通过仲裁总线送入输出缓冲区，之后将发送数据的时序和输出缓冲区中数据给USB2.0芯片，由USB2.0芯片将图像数据传输到电脑中。之后下一幅图像数据采集过来时，又将FPGA与两片SDRAM的链接情况对换，实现乒乓控制。
综上所述，本实用新型基于FPGA的SDRAM双口图像数据读写控制器通过使用FPGA对两片SDRAM芯片进行控制实现两片SDRAM以乒乓方式工作，使得在高速的走钞的时候不会发生当前图像数据还未处理完就被下一幅纸币图像覆盖掉。从而实现纸币清分机能在更高速的入钞速度下完成图像的采集和识别。
以上对本实用新型的具体实施例进行了详细描述，但其只是作为范例，本实用新型并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本实用新型进行的等同修改和替代也都在本实用新型的范畴之中。因此，在不脱离本实用新型的精神和范围下所作的均等变换和修改，都应涵盖在本实用新型的范围内。
Claims (5)
1.一种基于FPGA的SDRAM双口图像数据读写控制器，其特征在于，包括主控制芯片FPGA、SDRAM芯片，所述SDRAM芯片有两片；所述主控制芯片FPGA内包括仲裁器、输入缓冲区、输出缓冲区；所述输入缓冲区、输出缓冲区、两片SDRAM芯片分别与仲裁器连接。
2.如权利要求1所述的基于FPGA的SDRAM双口图像读写控制器，其特征在于，所述主控制芯片FPGA内还包括两个SDRAM控制接口，所述两片SDRAM芯片分别通过两个SDRAM控制接口与仲裁器相连。
3.如权利要求1所述的基于FPGA的SDRAM双口图像读写控制器，其特征在于，所述主控制芯片FPGA连接有USB2.0芯片。
4.如权利要求1所述的基于FPGA的SDRAM双口图像读写控制器，其特征在于，所述SDRAM芯片内置有数据初始化模块。
5.如权利要求1所述的基于FPGA的SDRAM双口图像读写控制器，其特征在于，所述主控芯片FPGA中还包括一多端口数据控制模块，所述多端口数据控制模块与所述仲裁器相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010202895174U CN201773441U (zh) | 2010-08-12 | 2010-08-12 | 基于fpga的sdram双口图像数据读写控制器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010202895174U CN201773441U (zh) | 2010-08-12 | 2010-08-12 | 基于fpga的sdram双口图像数据读写控制器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN201773441U true CN201773441U (zh) | 2011-03-23 |
Family
ID=43753282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010202895174U Expired - Lifetime CN201773441U (zh) | 2010-08-12 | 2010-08-12 | 基于fpga的sdram双口图像数据读写控制器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN201773441U (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270444A (zh) * | 2011-09-07 | 2011-12-07 | 东莞中山大学研究院 | 视频处理芯片数据流控制及帧缓存装置 |
| CN102376352A (zh) * | 2010-08-12 | 2012-03-14 | 上海古鳌电子科技股份有限公司 | 基于fpga的sdram双口图像数据读写控制系统及方法 |
| CN108388482A (zh) * | 2017-09-26 | 2018-08-10 | 北京计算机技术及应用研究所 | 一种双接口算法处理电路 |
-
2010
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102376352A (zh) * | 2010-08-12 | 2012-03-14 | 上海古鳌电子科技股份有限公司 | 基于fpga的sdram双口图像数据读写控制系统及方法 |
| CN102376352B (zh) * | 2010-08-12 | 2014-02-26 | 上海古鳌电子科技股份有限公司 | 基于fpga的sdram双口图像数据读写控制系统及方法 |
| CN102270444A (zh) * | 2011-09-07 | 2011-12-07 | 东莞中山大学研究院 | 视频处理芯片数据流控制及帧缓存装置 |
| CN108388482A (zh) * | 2017-09-26 | 2018-08-10 | 北京计算机技术及应用研究所 | 一种双接口算法处理电路 |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
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|
| CP01 | Change in the name or title of a patent holder |
Address after: 200001, 3370 North Road, Putuo District, Shanghai 4, building 067 Patentee after: Shanghai Guao Electronic Machinery Co., Ltd. Address before: 200001, 3370 North Road, Putuo District, Shanghai 4, building 067 Patentee before: Shanghai Guao Electronic Machinery Co., Ltd. |
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|
| CX01 | Expiry of patent term |