CN201499257U - 一种嵌入式的ccd高清智能网络摄像系统 - Google Patents

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金臻
张颖
杨辉
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Abstract

本实用新型涉及一种嵌入式的CCD高清智能网络摄像系统。它包括一个盒体、设置在盒体内的线路板及其上电子元器件，电路结构是：主处理模块与协处理模块、图像输出模块、通信模块、通用存储模块、系统时钟模块和系统电源模块相连，协处理模块与数据存储模块、高清图像采集模块和图像缓存模块相连。本实用新型使摄像机“智能化”；可以通过远程计算机的控制界面进行数据上传，同时兼有命令下传和设置功能，达到远程控制的目的，为今后组建区域安全监控系统奠定基础。

Description

一种嵌入式的CCD高清智能网络摄像系统
技术领域
本实用新型属于信息技术领域，涉及一种嵌入式的CCD高清智能网络摄像系统，采用最先进的嵌入式数字电路设计模式，集图像采集、压缩、保存、特定内容识别、传输、必要时的控制技术为一体。
背景技术
进入21世纪，恐怖主义袭击和破坏无论在范围、规模、频率，还是在技术、手段、危害性等方面，达到了严重的程度，并有继续扩大的趋势，随着社会的不断进步和经济建设的发展，各种社会矛盾导致的恶性突发事件也日趋增多，且具有广泛性、长期性、复杂性，事先征兆少、难以预测和突发性的特征。视频监控作为安防系统重要组成部分，以其直观、方便、信息内容丰富而广泛应用于许多场合。近年来，随着现代科学技术的发展特别是网络带宽、计算机处理能力和存储容量的迅速提高以及各种实用视频信息处理技术的出现，视频监控技术也有长足的发展，视频监控进入了全数字化、网络化、智能化的时代，日益受到重视和关注。
目前的视频监控系统主要依靠监控人员进行人工监控，由于监控系统汇集了大量的视频，存在人员易疲劳、很难实时监控每路视频、报警精确度差、误报和漏报现象多、报警响应时间长、录像数据分析困难等弊端。希望视频监控系统能像眼睛一样时刻保持警戒，但目前的视频监控系统很难做到这一点，即便是有人盯着屏幕，也很难保证这一点，权威的数据显示，人的注意力仅能坚持20min，20min后90％以上的信息会丢失。
在如上种种背景条件下，我们提出了基于嵌入式的CCD高清智能网络摄像系统。本实用新型创新性地设计一种具有特定识别功能的图像识别采集摄像机。与传统摄像机不同的是，在拍摄现场图像的同时，对特定的目标进行识别并准确地给出该图像监视范围内的特定情况报警数据。由于特征数据的数据量大大小于图像数据量，在网络连接这些文本数据并处理后，可实时地进行特定目标的跟踪等一系列定点报警处理。同时，在前端解决了特定目标特征识别定位问题后，可以用局域网组建由高速服务器组成的多监控点网络目标跟踪系统，制定跟踪预案，在预定方案规划范围内，对目标进行智能跟踪监视，达到嫌疑目标定为记录的目的。
发明内容
本实用新型的目的在于针对已有技术存在的缺陷，提供一种嵌入式的CCD高清智能网络摄像系统，采用最先进的嵌入式数字电路设计模式，集图像采集、压缩、保存、特定内容识别、传输、必要时的控制技术为一体。
为实现上述目的，本实用新型采用下述技术方案：
一种基于嵌入式的CCD高清智能网络摄像系统，包括一个铝合金结构体、设置于该铝合金结构盒体内的线路板及其上的电子元器件，其特征在于电路由高清图像采集模块、主处理模块、协处理模块、图像输出模块、通信模块、数据存储模块、通用存储模块、系统时钟模块、系统电源模块和图像缓存模块组成，其电路连接是：主处理模块与协处理模块、图像输出模块、通信模块、通用存储模块、系统时钟模块和系统电源模块相连，协处理模块与数据存储模块、高清图像采集模块和图像缓存模块相连。采用高速数字信号处理器DM642芯片作为选件系统主处理模块的核心处理芯片，拥有专用的视频接口外设，支持各种视频数据码流的接收，拥有高达600MHZ的核心CPU处理时钟频率，能够各种实时处理的任务，拥有强大的外部存储器接口方便地与各种同步或者异步的存储器连接。
协处理器通过DVIN、TCB接口与高清图像采集模块相连，通过VD、VCTRL接口与图像缓存模块相连；采用大规模可编程逻辑器件FPGA芯片EP1C6FB256作为协处理模块的核心控制芯片，作为协处理器配合选件系统主处理模块的数据处理工作，完成从高清图像采集模块获取图像/视频的数据信号，配置高清图像采集模块的同步控制信号以及配置图像输出模块，并加以分析处理再传送给选件系统主处理模块做后续处理。
上述的高清图像采集模块通过DVIN、TCB接口与协处理模块相连；采用CCD感光元件作为图像采集器的核心，通过CCD驱动模块、CCD专用A/D模块，输出数字图像/视频信号至协处理模块，同时协处理模块通过TCB产生高清图像采集模块的各类同步时序信号，对图像进行预处理。
图像输出模块通过VPO接口与主处理模块相连；采用视频DAC芯片SAA7121，将数字图像/视频信号转化为模拟视频信号，同时编码为复合视频信号，主处理模块通过I2C总线对其进行配置。
上述的通信模块通过MII接口与主处理模块相连；采用Intel公司的LXT971A芯片作为通信模块的核心，其支持TCP/IP协议，可以方便的与其他支持TCP/IP协议的系统通信，将处理后的结果发送至远程控制的系统，同时该系统也可控制智能网络摄像机的工作模式，达到系统的远程控制的目的。
上述的数据存储模块在图像/视频数据分析与处理过程中，支持通过I2C总线从数据存储模块读取在图像/视频数据分析与处理过程所需要的算法数据，从而减少系统应用程序代码中过于冗长的算法数据对内存空间的占用；
上述的通用存储模块在图像/视频数据分析与处理过程中，利用DM642专用的视频接口和高达600MHZ的核心CPU，从协处理模块获取需要处理的图像/视频数据，根据用户要求，完成各种图像/视频数据的实时处理任务，并将处理的结果存放于通用存储模块中。
上述的外接了系统时钟模块，支持系统时钟管理，为系统正常工作提供稳定的系统时钟；
上述的外接了系统电源模块，产生系统所需的各种工作电压，支持系统电源的监控及自动复位，保证系统的安全稳定运行。
上述图像缓存模块在图像/视频数据分析与处理过程中，利用主处理模块中DM642的EMIF总线，通过协处理模块FPGA交替选通DSP与两块SDRAM之间的数据总线实现图像数据的双缓存乒乓操作，并通过FPGA产生写控制信号将CCD数据直接写入两块SDRAM。完成了高清晰图像的实时采集任务，大大提高了EMIF总线数据交换速度。
上述的高清图像采集模块采用SONY公司的ICX267AK作为图像感光芯片；
上述的主处理模块采用TI DSP芯片DM642作为系统主要处理芯片；
上述的协处理模块采用FPGA芯片EP1C6FB256作为系统的协处理芯片；
上述的图像输出模块采用Philips公司的SAA7121作为DAC编码芯片；
上述的通信模块采用Intel公司的LXT971A芯片作为通信模块的核心；
上述的数据存储模块采用AM29LV033C-WD作为系统程序算法数据存储芯片；
上述的通用存储模块采用MT48LC16M16A2FG SDRAM作为数据缓冲芯片，AM29LV033C FLASH作为系统应用程序代码存储芯片；
上述的系统时钟模块采用ICS512时钟电路作为系统时钟芯片；
上述的系统电源模块采用TPS3307作为系统电源的监控芯片，采用TPS54310作为系统工作电压产生芯片。
本实用新型与现有相关技术相比较，具有如下显而易见的突出实质性特点和显著优点：
1、采用CCd感光芯片，实现高清全数字图像采集；
2、摄像机中内嵌DSP，对视频图像进行压缩，存储，编码，同时植入牌照识别，虹膜识别等算法，实现摄像机的特征识别，使其“智能化”；
3、基于DSP的视频压缩编码和网络接口，使摄像机实现网络传输功能，打破了传统的视频传输方式；
4、通过网络实现对摄像机的远程控制，为实现区域安全系统协调控制奠定基础；
附图说明
图1是系统结构示意图。
具体实施方式
本实用新型的一个优选实施例结合附图详述如下：
参见图一，基于嵌入式的CCD高清智能网络摄像机，包括一个铝合金结构体、设置于该铝合金结构盒体内的线路板及其上的电子元器件，其特征在于电路由高清图像采集模块4、主处理模块5、协处理模块6、图像输出模块7、通信模块8、数据存储模块9、通用存储模块10、系统时钟模块11、系统电源模块12和图像缓存模块13组成，其电路连接是：主处理模块5与协处理模块6、图像输出模块7、通信模块8、通用存储模块10、系统时钟模块11和系统电源模块12相连，协处理模块6与数据存储模块9、高清图像采集模块4和图像缓存模块13相连。系统除了能够实现信号直通过程，标准码流生成、存储、传输过程，标准图像/视频数据码流分析、编解码、播放过程等基本图像处理过程以外，还能实现牌照识别、虹膜识别等特征提取算法。
实现图像采集、标准码流生成、存储、传输过程，以主处理模块5为相关算法运行处理核心，以高清图像采集模块4的输出信号为信号源，主处理模块5通过EMIF、I2C接口与选件系统协处理模块6相连；主处理模块5通过EMIF接口与数据存储模块9相连；主处理模块5通过EMIF接口与通用存储模块12相连；高速数字图像/视频信号分析利用协处理模块6和高清图像采集模块4，作为标准码流的信号源，同时也通过I2C提供了必要的控制指令，作为选件系统协处理模块的协控FPGA芯片对信号源的控制通道；选件系统协处理模块中的协控FPGA芯片通过DVIN接口从高清图像采集模块4获得图像/视频数据的码流和信号同步信息后，经过一定控制处理，利用主处理模块5中DM642的EMIF总线，通过协处理模块6FPGA交替选通DSP与图像缓存模块13中两块SDRAM之间的数据总线实现图像数据的双缓存乒乓操作，并通过FPGA产生写控制信号将CCD数据直接写入两块SDRAM。再通过EMIF向系统主处理模块中的主处理芯片DM642提供待处理的图像/视频数据的码流。系统主处理模块中的主处理器DSP芯片DM642通过EMIF总线从选件系统协处理模块6获取了图像/视频数据后，利用芯片内部高速CPU处理数据，在植入的DSP/BIOS操作系统情况下，支持同时运行多个图像/视频处理任务，通过运行标准编解码算法，达到图像/视频数据流的实时编解码目的。通用存储模块12作为系统编码过程中的数据缓冲通道。在DSP的控制下，生成的标准编码码流通过EMIF总线存储在通用存储模块中的高速SDRAM中，实现处理大数据高复杂度的图像/视频分析与处理以及编解码的任务。在DSP的控制下，通过EMIF总线中的地址线对选件系统协处理模块6的FPGA发送FLASH地址译码操作指令，控制FPGA产生关于通用存储模块12中的FLASH存储器的地址信息，然后选件系统协处理模块6FPGA通过EMIF总线中的地址线对通用存储模块12中的FLASH存储器发送数据存储的地址信息，实现DSP将处理得到的图像数据或其他类型的数据结果存入指定的FLASH的地址空间中。图像/视频分析和处理算法和部分的系统信号控制任务由高速数字处理器DSP完成，系统协处理模块的FPGA通过TCB总线完成对图像采集器4同步信号的控制功能，这样处理，提高了系统运行效率和系统集成度。
实现标准图像/视频数据码流分析、解码、播放过程，以主处理模块5为相关算法运行核心，利用图像输出模块7提供分析处理或解码后的数字图像/视频数据以及其它数据信息并实现实时播放。主处理模块5中的DSP通过TDVB和TCB接口从选件系统协处理模块读取待分析的标准码流信息，作为码流分析的信号源。主处理模块5中的DSP利用芯片内部高速CPU处理数据，在植入的DSP/BIOS操作系统情况下，支持同时运行多个图像/视频处理任务，通过运行标准编解码算法，达到图像/视频数据流的编解码目的。通用存储模块12作为系统编码过程中的数据缓冲通道，生成的标准编码码流可以在DSP的控制下通过EMIF总线存储在通用存储模块中的高速SDRAM中，实现处理大数据高复杂度的图像/视频分析与处理以及编解码的任务。处理完毕的图像/视频数据信号通过VPO接口输出到图像输出模块7。图像/视频分析和处理算法和部分的控制任务由高速数字处理器DSP完成，这样处理，提高了系统运行效率和系统集成度。
实现网络数据传输过程，以主处理模块5为核心控制，通过通信模块8实现。DM642集成了以太网控制器，包括以太网介质访问控制器(EMAC)和物理层管理数据输入输出(MDIO)。EMAC控制DSP和物理层芯片(PHY)之间的数据流，而MDIO控制PHY的配置并且监视其状态。PHY采用Intel公司的LXT971A，支持100BASE-TX和100BASE-T两种模式，并提供MII接口方便和EMAC连接。通过以太网实现特征识别结果输出，远程控制等目的。图2通信模块的连接结构图。
这里通过参考具体的实施例对本实用新型进行了详细描述，但这只是应用举例，应该清楚本领域的普通技术人员在不脱离本实用新型的范围和实质的情况下可以做出各种修改和变化。

Claims (6)

1.基于嵌入式的CCD高清智能网络摄像系统，包括一个铝合金结构盒体(1)、设置于该铝合金结构盒体内的线路板(2)及其上的电子元器件(3)，其特征在于电路由高清图像采集模块(4)、主处理模块(5)、协处理模块(6)、图像输出模块(7)、通信模块(8)、数据存储模块(9)、通用存储模块(10)、系统时钟模块(11)、系统电源模块(12)和图像缓存模块(13)组成，其电路连接是：主处理模块(5)与协处理模块(6)、图像输出模块(7)、通信模块(8)、通用存储模块(10)、系统时钟模块(11)和系统电源模块(12)相连，协处理模块(6)与数据存储模块(9)、高清图像采集模块(4)和图像缓存模块(13)相连。
2.根据权利要求1所述的基于嵌入式的CCD高清智能网络摄像系统，其特征在于所述的协处理器(6)通过DVIN、TCB接口与高清图像采集模块(4)相连接。
3.根据权利要求1所述的基于嵌入式的CCD高清智能网络摄像系统，其特征在于所述的高清图像采集模块(4)通过DVIN、TCB接口与协处理模块(6)相连。
4.根据权利要求1所述的基于嵌入式的CCD高清智能网络摄像系统，其特征在于所述的图像输出模块(7)通过VPO接口与主处理模块(5)相连。
5.根据权利要求1所述的基于嵌入式的CCD高清智能网络摄像系统，其特征在于所述的通信模块(8)通过MII接口与主处理模块(5)相连。
6.根据权利要求1所述的基于嵌入式的CCD高清智能网络摄像系统，其特征在于所述的高清图像采集模块(4)采用SONY公司的ICX267AK作为图像感光芯片；所述的主处理模块(5)采用TI DSP芯片DM642作为系统主要处理芯片；所述的协处理模块(6)采用FPGA芯片EP1C6FB256作为系统的协处理芯片；所述的图像输出模块(7)采用Philips公司的SAA7121作为DAC编码芯片；所述的通信模块(8)采用Intel公司的LXT971A芯片作为通信模块的核心；所述的数据存储模块(9)采用AM29LV033C-WD作为系统程序算法数据存储芯片；所述的通用存储模块(10)采用MT48LC16M16A2FG SDRAM作为数据缓冲芯片，AM29LV033C FLASH作为系统应用程序代码存储芯片；所述的系统时钟模块(11)采用ICS512时钟电路作为系统时钟芯片；所述的系统电源模块(12)采用TPS3307作为系统电源的监控芯片，采用TPS54310作为系统工作电压产生芯片；所述的图像缓存模块(12)采用2片以上的MT48LC16M16A2FG SDRAM作为高速图像缓存器。
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