CN201111019Y

CN201111019Y - 实时高速的多dsp分布式处理系统

Info

Publication number: CN201111019Y
Application number: CNU200720113060XU
Authority: CN
Inventors: 贺惠农; 沈平; 刘宝华; 秦巍
Original assignee: HANGZHOU VICON TECHNOLOGY Co Ltd
Current assignee: HANGZHOU VICON TECHNOLOGY Co Ltd
Priority date: 2007-08-10
Filing date: 2007-08-10
Publication date: 2008-09-03
Anticipated expiration: 2017-08-10

Abstract

本实用新型涉及一种实时高速的多DSP分布式处理系统。它包括一个用于同电脑进行信息交换的通信处理电路，通信处理电路与数据总线相连接，在数据总线上并联有多个用于进行数据处理的DSP数字处理器，所述的通信处理电路上还连接有一个用于产生仲裁控制信号的数据总线仲裁逻辑电路，所述的数据总线仲裁逻辑电路通过数据总线仲裁控制引出线与各DSP数字处理器相连。与现有技术相比，本实用新型具有如下优点：1.结合了HPI总线技术与多DSP处理器并行处理、实时传输的技术。2.在共享总线等资源的基础上，通过总线仲裁逻辑电路来高效的协调各个DSP工作，使整个系统通讯、数据信息的实时传输能力显著提升。

Description

实时高速的多DSP分布式处理系统

技术领域

本实用新型涉及信号处理领域，尤其涉及一种实时高速的多DSP分布式处理系统，特别适用于大规模高速数据采集处理、数据实时分析、数字图像处理、视频处理和实时控制等信号处理等领域。

背景技术

DSP作为数字信号处理器，应用于信号处理的各个领域，但随着对信号实时处理能力要求越来越高，传统的单DSP处理器系统，由于受单个DSP处理器资源的限制，使之在高速数据采集处理和实时分析、信号大量处理和运算等方面不能满足其要求。为了提高处理能力，人们试图通过增加DSP处理器数量的方式来实现。

现有的多DSP处理器的数据处理系统一般是采用多个DSP处理器主从串联协同处理的方式来实现。这种方式虽然可以通过串连从处理DSP处理器来分担部分的数据运算而使系统的处理能力在一定程度上的得到提高，但其数据的实时传输能力、主控制DSP处理器的资源开销将会随串连的从处理DSP处理器数量的增加而成为系统的瓶颈，从而限制系统的扩展和实际处理性能的提高；故对于采用这种多DSP处理器互连处理方式的系统，其并不能充分满足数据量大、实时性强的信号处理领域的处理要求。

而通过多个DSP处理器并联方式来实现数据处理能力的提高，目前也已经有所尝试。例如，中国专利文献公开了一种基于多DSP并行处理的自主移动机器人平台[申请号：CN02156031.5]，包括：上层控制计算机通过CAN总线与多个DSP处理系统相连；多个DSP系统之间通过CAN总线相连，以连成控制器局部网络。还有人实用新型了一种基于两级DSP的并联装备开放式运动控制卡及控制方法[申请号：CN 200510122323.9]，该系统采用了多CPU并行处理的两级控制结构，将系统的总体控制和电机的具体控制功能分离，由控制级CPU作为控制卡的核心，控制和协调整个系统的操作；采用可编程逻辑器件FPGA构造通讯接口，将控制级的中央处理单元和执行级的电机控制单元与FPGA芯片相连接，通过FPGA控制FIFO和同步状态信号实现数据的高速传输和电机同步控制；控制方法包括中央处理CPU离散控制轨迹，由执行级CPU进行位置与速度反演，然后通过变参数位置PID控制伺服电机。上述多DSP互连处理方案在一定程度上仍不能充分满足数据量大、实时性强的信号处理领域的处理要求，其原因在于：

对于方案一：

1.CAN作为一种现场传输总线，其传输能力并不能满足高速数据采集处理、实时分析等信号处理领域的传输要求。

2.作为多DSP并联处理方式，其并没有对总线等共享资源使用的仲裁机制，在实时、大规模数据处理的应用环境下，将存在总线等共享资源使用的竞争，从而影响系统的运行的稳定性和可靠性；

对于方案二：

1.其多个DSP的互连控制结构实际是一个串联的主控制DSP和多个并联的从处理DSP协同处理方式，故存在由于主控制DSP处理器资源的限制而扩展性差、处理能力提高有限的问题，故对于大规模高速数据采集处理、实时分析等高速信号处理领域，其并不能充分满足处理能力的要求。

2.作为从DSP处理器，其并联的互连方式并不是通过共享总线等资源来实现的，而是通过FPGA构造各自独立的FIFO来实现与主处理DSP点对点的通信，其实时性较差，同时也对主处理DSP的处理能力提出更高要求，故并不能充分满足数据量大、实时性强的信号处理领域的处理要求；另外多个DSP之间通信采用FPGA控制FIFO来实现，其不但整体结构复杂，制造成本高，而各个DSP之间工作协调性较差。

发明内容

本实用新型主要是解决现有技术所存在的数据处理速度慢，难以适应信号处理要求较高的领域的要求，数据信息的实时传输能力较差等的技术问题；提供了一种能够实现数据信息高速处理，实现数据信息实时高速传输，满足信号处理的各个领域对信号处理能力越来越高的要求的实时高速的多DSP分布式处理系统。

本实用新型还有一目的是解决现有技术所存在的结构设计不够合理，制造成本高，各个DSP之间协调性较差等的技术问题；提供了一种结构合理，制造成本低，协调性好，通讯速度快的实时高速的多DSP分布式处理系统。

本实用新型的上述技术问题主要是通过下述技术方案得以解决的：实时高速的多DSP分布式处理系统，其特征在于，它包括一个用于同电脑进行信息交换的通信处理电路，通信处理电路与数据总线相连接，在数据总线上并联有多个用于进行数据处理的DSP数字处理器，所述的通信处理电路上还连接有一个用于产生仲裁控制信号的数据总线仲裁逻辑电路，所述的数据总线仲裁逻辑电路通过数据总线仲裁控制引出线与各DSP数字处理器相连。

本实用新型创造性地采用多个各自独立的DSP数字处理器并联的方式来实现高速数据处理，并且通过数据总线仲裁逻辑电路来协调各个DSP，使整个系统通讯顺畅，提升了数据信息的实时传输能力，运行速度明显提高。并且整体结构简单，制造成本低。本实用新型中，DSP数字处理器的数量根据需要设置。

作为优选，将多个DSP数字处理器连接到通信处理电路上的数据总线为HPI并行数据线。

作为优选，将多个DSP数字处理器并联到数据总线仲裁逻辑电路上的数据总线仲裁控制引出线为HPI并行数据控制线。

作为优选，所述的通信处理电路的一端通过USB2.0接口与电脑相连，另一端通过HPI并行数据控制线与数据总线仲裁逻辑电路相连。

与现有技术相比，本实用新型具有如下优点：

1.结合了HPI总线技术与多DSP处理器并行处理、实时传输的技术，信号处理能力强，通过软件支持，可以充分满足高速数据采集处理和实时分析、数字图像和视频处理和实时控制等信号处理的各个领域高处理能力的要求。

2.在共享总线等资源的基础上，通过总线仲裁逻辑电路来高效的协调各个DSP工作，使整个系统通讯、数据信息的实时传输能力显著提升，可以充分满足高速数据采集处理、实时分析等信号处理领域的实时传输要求；同时也避免了总线等资源共享使用的竞争，使系统运行更加可靠、稳定。

3.通过通信处理电路与计算机USB2.0实现准确高速的通讯。

4.结构合理，制造成本低。

附图说明

附图1是本实用新型的结构框图；

附图2是本实用新型中的DSP数字处理器的结构图；

附图3是本实用新型中的通信处理电路的结构图；

附图4是本实用新型中的数据总线仲裁逻辑电路的结构图。

具体实施方式

下面通过实施例，并结合附图，对本实用新型的技术方案作进一步具体的说明。

实施例：

如图1所示，实时高速的多DSP分布式处理系统，它包括一个用于同电脑进行信息交换的通信处理电路1，一个用于产生仲裁控制信号的数据总线仲裁逻辑电路4，多个用于进行数据处理的相互独立的DSP数字处理器3。多个DSP数字处理器3通过HPI数据总线2与通信处理电路1进行连接；多个DSP数字处理器3通过HPI数据总线仲裁控制信号引出线5与HPI数据总线仲裁逻辑电路4进行连接；通信处理电路1通过HPI数据总线仲裁控制信号引出线5与HPI数据总线仲裁逻辑电路4进行连接；通信处理电路1通过USB2.0接口与PC的USB2.0接口进行连接。上述的多个DSP数字处理器3是并联在数据总线2上的。

如图2所示，DSP数字处理器：包括DSP处理器芯片，有源晶振，SDRAM存储器。这部分电路实现DSP处理器进行数字信号处理的工作平台。其中有源晶振给DSP处理器提供时钟频率；SDRAM存储器给DSP处理器提供外部存储器资源。

DSP处理器3与HPI数据总线2相连的信号线，以及DSP处理器3与HPI数据总线仲裁逻辑电路4相连的信号线有：

1.控制线：HCNT、HCS、HDS、HRDY、HR/W、HHWIL；

2.中断线：HINT；

3.复位线：DSPREST，提供DSP处理器复位。

如图3所示，通信处理电路1：包括USB管理芯片，有源晶振。这部分电路实现对HPI数据总线协议框架下的数据、控制信号进行管理，并且通过USB2.0接口与PC的US2.0进行通信。其中有源晶振给USB管理芯片提供时钟频率。

USB管理芯片与HPI总线相连的信号线有：

1.数据总线：HD[0:15]

USB管理芯片与HPI数据总线仲裁逻辑电路相连的信号线有：

1.控制线：HCNT、HCS、HDS、HRDY、HR/W、HHWIL；

2.中断线：HINT；

3.复位线：DSPREST，提供DSP处理器复位；

4.编程控制线：PROG、DATA、DLCLK、DONE；提供HPI数据总线仲裁逻辑编程控制。

如图4所示，HPI数据总线仲裁逻辑电路4：包括可编程逻辑芯片，有源时钟。这部分电路实现对HPI总线控制信号进行仲裁。其中有源晶振给USB管理芯片提供时钟频率。

可编程逻辑芯片与通信处理电路3相连接的信号线有：

1.控制线：HCNT、HCS、HDS、HRDY、HR/W、HHWIL；

2.中断线：HINT；

3.复位线：DSPREST，提供DSP处理器复位；

可编程逻辑芯片与DSP数字处理器3相连接的信号线有：

1.控制线：HCNT、HCS、HDS、HRDY、HR/W、HHWIL；

2.中断线：HINT；

3.复位线：DSPREST，提供DSP处理器复位。

本实时高速的多DSP分布式处理系统在工作时，电脑通过USB2.0接口与通信处理电路1实现数据交换，由通信处理电路1将数据信号通过数据总线2输送到各个DSP数字处理器3，并由通信处理电路1将仲裁信号通过数据总线仲裁逻辑电路4处理，由数据总线仲裁逻辑电路4决定访问数据总线2的DSP数字处理器3。通过上述方式实现各个DSP数字处理器3协调工作，显著提高整个系统处理数据的效率。

本文中所描述的具体实施例仅仅是对本实用新型精神作举例说明。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本实用新型的精神或者超越所附权利要求书所定义的范围。

尽管本文较多地使用了通信处理电路1、数据总线2、DSP数字处理器3、数据总线仲裁逻辑电路4、数据总线仲裁控制信号引出线5等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本实用新型的本质；把它们解释成任何一种附加的限制都是与本实用新型精神相违背的。

Claims

1.一种实时高速的多DSP分布式处理系统，其特征在于，它包括一个用于同电脑进行信息交换的通信处理电路(1)，通信处理电路(1)与数据总线(2)相连接，在数据总线(2)上并联有多个用于进行数据处理的DSP数字处理器(3)，所述的通信处理电路(1)上还连接有一个用于产生仲裁控制信号的数据总线仲裁逻辑电路(4)，所述的数据总线仲裁逻辑电路(4)通过数据总线仲裁控制引出线(5)与各DSP数字处理器(3)相连。

2.根据权利要求1所述的实时高速的多DSP分布式处理系统，其特征在于，将多个DSP数字处理器(3)连接到通信处理电路(1)上的数据总线(2)为HPI并行数据线。

3.根据权利要求1所述的高速数据处理的多DSP通信系统，其特征在于，将多个DSP数字处理器(3)并联到数据总线仲裁逻辑电路(4)上的数据总线仲裁控制引出线(5)为HPI并行数据控制线。

4.根据权利要求1所述的高速数据处理的多DSP通信系统，其特征在于，所述的通信处理电路(1)的一端通过USB2.0接口与电脑相连，另一端通过HPI并行数据控制线与数据总线仲裁逻辑电路(5)相连。