CN201038768Y - 电网谐波与闪变综合抑制控制装置 - Google Patents

Abstract

本实用新型公开了一种电网谐波与闪变综合抑制控制装置，此装置在上电后进行自检和初始化之后，通过霍尔传感器和A/D芯片对配电网系统中和谐波与闪变综合抑制设备主电路中的电压、电流信号进行采样，通过ARM芯片和FPGA的处理，采用相应的检测方法检测出电压、电流信号的谐波和无功分量，再根据相应的现有控制策略经过计算得到对抑制设备中电力电子器件的相应的控制信号，通过CPLD芯片合成出驱动电力电子器件的导通或截止的开关信号对电力电子器件进行相应的控制，从而对配电网系统中的谐波和闪变进行综合的抑制。本实用新型同时可以实现对电力电子器件进行自检，并且在发生故障的时候改变控制策略并且报警以提高系统的稳定性。

Description

电网谐波与闪变综合抑制控制装置

技术领域

本实用新型属于电能质量方面谐波补偿与闪变抑制技术领域，涉及一种电网谐波与闪变综合抑制控制装置。

背景技术

随着非线性电力电子器件和装置以及电弧炉、大型轧钢机、电力机车等冲击性、波动性负荷在现代工业中广泛地应用，使得电网中电压和电流波形畸变越来越严重，谐波水平不断上升，产生电压波动、闪变、三相不平衡等电能质量问题。但另一方面，随着各种复杂的、精密的、对电能质量敏感的用电设备不断普及，人们对电能质量的要求越来越高，因此电力系统必须要能够对电网谐波与闪变进行抑制。随着电力电子技术的不断发展，人们将滤波研究方向逐步转向电网谐波与闪变综合抑制装置。为了实现对电网谐波和闪变进行抑制，必须要能够设计可靠、稳定的控制电路对电网谐波与闪变综合抑制装置进行准确、可靠的控制以保证其运行。

发明内容

本实用新型提高一种实时控制且系统工作稳定性高的电网谐波与闪变综合抑制控制装置。

本实用新型采用如下技术方案：

一种电网谐波与闪变综合抑制控制装置，包括采样电路、逻辑信号处理及开关量输入、输出电路、可编程逻辑电路及主控电路，采样电路用于对系统和负载的电压、电流进行采样，采样电路的数字信号输出端与主控制芯片的数据总线连接，主控电路的控制信号输出端及开关量信号输出端与逻辑信号处理及开关量输入、输出电路的控制信号输入端及开关量信号输入端连接，逻辑信号处理及开关量输入、输出电路的控制信号输出端与采样电路的控制信号输入端连接，逻辑信号处理及开关量输入、输出电路用于从主控电路得到逻辑处理信号并合成相应的控制信号和开关量输出信号，控制信号输出至采样电路，开关量输出信号接至开关量输出端子用于控制电网谐波与闪变综合抑制设备，主控电路的地址总线、数据总线、复位信号线以及中断信号线，使能信号线、片选信号线、读信号线、写信号线分别与可编程逻辑电路电路的FPGA芯片EP1C6Q240C8的地址总线、数据总线、复位信号线以及中断信号线、使能信号线、片选信号线、读信号线、写信号连接线。

本实用新型在上电后进行自检和初始化之后，通过霍尔传感器和A/D芯片对配电网系统中和谐波与闪变综合抑制设备主电路中的电压、电流信号进行采样，通过ARM芯片和FPGA的处理，采用相应的检测方法检测出电压、电流信号的谐波和无功分量，再根据相应的现有控制策略经过计算得到对抑制设备中电力电子器件的相应的控制信号，通过CPLD芯片合成出驱动电力电子器件的导通或截止的开关信号对电力电子器件进行相应的控制，从而对配电网系统中的谐波和闪变进行综合的抑制。本实用新型同时可以实现对电力电子器件进行自检，并且在发生故障的时候改变控制策略并且报警以提高系统的稳定性。实用新型中的液晶显示和键盘可以进行数据显示和参数的修改等人机接口功能。实用新型中采用以太网和RS-232和RS-485实现通讯功能，保证数据的传输的快速和可靠。

与现有技术相比，本实用新型具有如下优点：

本实用新型针对谐波电流和无功电流的综合抑制的控制特性采用ARM9微处理器和复杂可编程逻辑器件CPLD及现场可编程逻辑阵列FPGA等集成芯片实现对谐波、无功分量的检测，采用谐波与闪变综合抑制控制策略对新型电网谐波与闪变综合抑制设备进行实时的控制，实现对谐波电流和无功电流的综合抑制。本装置具有以下优点：

●采用ARM+FPGA的体系结构，充分的发挥了32位的微处理芯片ARM9的主频高，运算能力强，外围硬件资源丰富，可以很好的满足本装置的控制性能要求，并且可以方便的进行功能的扩展。

●该控制电路中采用了CPLD/FPGA器件，通过FPGA器件实现检测电流、电压等模拟量计算，通过CPLD器件合成出相应的控制信号，这样可以利用硬件来实现复杂的检测和控制功能，从而保证了运算的快速、稳定、准确，以实现对电力电子器件的实时控制。

●该控制电路针对谐波和无功综合抑制的要求，设计了灵活的人机接口电路，可以方便的查询当前的工作状况，并且将一些工作参数输入控制系统；同时该电路设计了通信接口方便数据的交换。

●该装置采用霍尔传感器和高速、低功耗的A/D转换芯片，保证了对电压、电流信号的采样和转换的快速和准确。同时装置中采用复杂可编程器件CPLD实现控制信号的合成，开关量的输入/输出等功能，保证了系统工作的稳定性。

附图说明

图1是本实用新型的系统组成图，其中1部分为电压/电流传感器及A/D采样模块，图中11为霍尔电压、电流传感器，12，13，14，15为四片A/D芯片AD7865；2部分为逻辑信号处理及开关量输入、输出电路，图中21为CPLD芯片XC95144；3部分为控制电路的人机接口模块，图中31为双口RAM数据存储芯片IDT70V08，32为液晶显示屏，33为液晶显示控制芯片SED1335，34为51单片机芯片W77E58，35为键盘；图中4部分为控制电路的数据通讯模块，图中41为以太网收发芯片LXT971，42为串口通信RS485芯片，43为串口通信RS232芯片；5部分为外部存储器扩展模块，图中51、52为两片同步动态随机存储芯片IS42S116400A，53、54为两片FLASH存储芯片SST39VF160；6部分为控制电路，采用FPGA(Field-Programmable Gate Array，现场可编程门阵列)，图中61为FPGA芯片，采用EPIC6Q240C8芯片；7部分为控制电路的主控制芯片电路，图中71为主控芯片，采用ARM9系列的AT91RM9200芯片。

图2是实用新型中的A/D采样电路图；

图3是实用新型中的CPLD电路图；

图4是实用新型中的外部存储器扩展电路图；

图5是实用新型中的FPGA器件与ARM芯片的连接图图；

图6是控制电路的ARM微处理器电路图。

具体实施方式

一种电网谐波与闪变综合抑制控制装置，包括采样电路1、逻辑信号处理及开关量输入、输出电路2、可编程逻辑电路6及主控电路7，采样电路1用于对系统和负载的电压、电流进行采样，采样电路1的数字信号输出端与主控制芯片71的数据总线连接，主控电路7的控制信号输出端及开关量信号输出端与逻辑信号处理及开关量输入、输出电路2的控制信号输入端及开关量信号输入端连接，逻辑信号处理及开关量输入、输出电路2的控制信号输出端与采样电路1的控制信号输入端连接，逻辑信号处理及开关量输入、输出电路2用于从主控电路7得到逻辑处理信号并合成相应的控制信号和开关量输出信号，控制信号输出至采样电路1，开关量输出信号接至开关量输出端子用于控制电网谐波与闪变综合抑制设备，主控电路7的地址总线、数据总线、复位信号线以及中断信号线，使能信号线、片选信号线、读信号线、写信号线分别与可编程逻辑电路电路6的FPGA芯片EP1C6Q240C861的地址总线、数据总线、复位信号线以及中断信号线、使能信号线、片选信号线、读信号线、写信号连接线。

上述电网谐波与闪变综合抑制控制装置，在主控电路7上设有外部存储器扩展电路5，外部存储器扩展电路5的地址线、数据信号总线及控制信号总线分别与主控电路7的地址线、数据总线及控制信号总线相连接。

下面参照附图，对本实用新型的具体实施方案作一详细说明：

1、系统设计

控制电路的硬件部分主要由以下电路组成：1电压、电流传感器及A/D采样电路：对系统和负载的电压、电流等模拟量进行采样，然后通过A/D转换电路，转换成主控制芯片可以处理的数字信号；2逻辑信号处理及开关量输入、输出电路：在CPLD电路中做逻辑处理，并利用地址，数据总线设计开关量输入、输出电路以实现对综合抑制装置的控制及电力电子器件的驱动和保护功能。3人机接口电路：人机接口电路包括液晶显示和键盘部分，这部分通过单片机W77E58控制以实现液晶显示及键盘输入等人机接口功能。4通讯电路：通讯部分包括以太网通信电路和串行通信电路，实现数据传输功能。5外部存储器扩展电路：外部存储器扩展电路选用速度快，容量大，价格低廉的同步动态随机存取存储器SDRAM和FLASH存储器，实现计算数据和程序的存储功能。6FPGA电路：FPGA选用Altera的Cyclone系列的EP1C6Q240C8，来完成硬件算法功能。7主控制芯片电路：微控制器采用ATMEL公司的基于ARM920T的32位微控制器AT91RM9200，实现整个控制电路的整体设计要求。

该控制电路中的电压/电流传感器及A/D采样电路1通过电压、电流传感器11得到需要测量的电压、电流信号分别送至4个A/D采样电路12、13、14、15的脚13、脚15、脚18、脚20进行转换，转换的结果通过每个A/D采样电路的数字量输出引脚DB0-DB13，即通过脚27～脚34和脚38～脚43接到主控制芯片71的数据总线脚179～脚198上，主控制芯片利用这些测量值进行处理；该控制电路中逻辑信号处理及开关量输入、输出电路2通过复杂可编程逻辑器件CPLD芯片21的数据接口脚139、脚140及脚142～脚155和控制接口脚12、脚22、脚24、脚26、脚28，脚130、脚133、脚138从主控制芯片71得到相关的处理信号后在CPLD芯片21中合成相应的控制信号和开关量输出信号。其中关于A/D芯片的控制信号通过CPLD芯片的IRQ0脚11输出至4个A/D芯片的控制端，其中开关量输出信号脚48、49、50、脚52～60，脚62～65，脚82～93，脚95～98，脚103～109，脚111～119接至开关量输出端子用于控制电网谐波与闪变综合抑制设备；该控制电路中的人机接口电路3采用一个51单片机W77E58即34通过采用双口RAM芯片IDT70V08即31的连接到主控制芯片71的数据总线上，液晶显示控制芯片SED1335即33从W77E58即34获得需要显示的数据及控制信号后控制液晶显示屏32进行显示，键盘35通过W77E58即34将键入的数据送到主控制芯片71；该控制电路中的通讯电路4采用以太网收发芯片LXT971即41，串口通信RS485芯片42，串口通信RS232芯片43分别与主控制芯片71的数据通讯接口连接以实现以太网、RS485和RS232三种通讯方式；该控制电路中的外部存储器扩展电路5的两片同步动态随机存储芯片IS42SI16400A即51、52和两片FLASH存储芯片SST39VF160即53、54的地址脚20～脚26，脚30～35、数据信号及控制信号分别与主控制芯片71的地址、数据总线及控制信号相连接；该控制电路中的FPGA电路6的FPGA芯片EP1C6Q240C8即61的地址总线AB[0..23]、数据总线DB[0..15]、复位信号nRST以及中断信号线INT，使能信号nOE、片选信号nCS、读信号nRD、写信号nWE分别与主控制芯片71的地址总线AB[0..23]、数据总线DB[0..15]、复位信号nRST以及中断信号线INT，使能信号nOE、片选信号nCS、读信号nRD、写信号nWE相连接。

2、具体功能模块设计

2.1.电压、电流传感器及A/D采样电路

装置中电压传感器采用南京中旭电子科技有限公司的HNV025T霍尔电压传感器。该传感器原边与副边匝数比为2500∶1000，这样通过测量该传感器M脚上测量电阻Rm上的电压就可以通过乘以转换系数得到原边上的电压。

装置中电流传感器采用南京中旭电子科技有限公司的HNC050LA霍尔电流传感器。该传感器原边额定测量电流为50A(AC/DC)副边输出电流为50mA(AC/DC)。这样通过测量该传感器的测量端接的测量电阻的端电压就可以得出原边上的电流的值。

装置设计了最多16通道的模拟量输入，采用4片高速、低功耗的AD7865采样芯片，该芯片是一种4通道14位模数转换器，单电源5V供电，具有mW级的极低功耗，输入范围为-5V～+5V，4通道采样速率为100kSPS。AD7965芯片内部带有4组跟随/保持放大器，可对4路输入信号进行同步采样和转换，模数转换时间为2.4us。该部分电路如图2所示。

AD7865采样芯片脚1产生转换结束信号busy，接入CPLD芯片。脚3，4，5分别接转换开始信号CONVST，片选信号CS，读使能信号RD。脚20，21接模拟量0输入，脚18，19接模拟量1输入，脚15，16接模拟量2输入，脚13，14接模拟量3输入。数字量输出引脚DB0-DB13 接到主控制芯片的数据总线。

装置对模拟量采样的同步性有较高要求，一方面各路模拟量的采样时刻要求同步，另一方面采样周期的起始点和采样频率要根据系统电压波形进行调整。采样同步可以通过主控制芯片的硬件定时器才实现，利用一组定时器的波形输出功能产生可调的触发脉冲作为4片AD7865的统一转换触发信号。另一组定时器通过捕获模式对系统电压交流信号进行过零检测和频率测量，然后根据系统电压波形的变化调整AD采样的触发脉冲，修正采样频率，从而实现高精度，高同步性的模拟量采样。当4片AD7865芯片全部转换完毕后，利用采样芯片的busy信号触发主控制芯片的快速中断，主控制芯片依次从采样芯片中读取采样值。

2.2逻辑信号处理及开关量输入、输出电路

主控制芯片通过CPLD电路产生对一些外设的片选信号，扩展I/O实现开关量的输入和输出，并完成一些相应的逻辑功能。可编程逻辑控制器采用Xilinx公司的XC95144 CPLD芯片。该芯片具有144个宏单元，3200个可用门，并且有133个I/O引脚。具有3.5V或5V的I/O能力，可以方便地进行编程以实现一定的逻辑输入和输出。该部分电路如图3所示。

CPLD电路的主要功能：

●(1)M120引脚为外部12MHz信号(有源晶振)输入，内部经过CB4CE(4位二进制计数器)和D4_16E(4_16译码器)组成5分频电路从M24引脚输出2.4MHz信号，再经过CB2CE(2位二进制计数器)2分频得到1.2MHz信号.

●(2)地址线AB21、AB22、AB23引脚经过D3_8E(3_8译码器)后得到对应P(15:0)，PP(31:16)，PPP(47:32)，NCS_AD1，NCS_AD2，NCS_AD3，NCS_AD4共7个输出模块的片选信号，再结合NCS3，WRL，RD信号实现对7个模块的选通功能。P(15:0)，PP(31:16)，PPP(47:32)分别对应着PA，PC，PB这3个开入开出口。

●(3)AD1_BUSY，AD2_BUSY，AD3_BUSY，AD4_BUSY分别对应4个AD7865芯片的转换完成信号，分别经过FDC(D触发器)再经过4与门得到一个总的触发信号IRQ0输出。其中PC5是FDC触发器的清零信号。

2.3人机接口电路及通讯电路

人机接口电路中使用SED1335作为液晶显示器LCD的控制器，由于LCD的读写速度很慢，并且任务频繁，为了不影响装置的主要功能，装置中使用了一个51单片机W77E58专门负责LCD和键盘的控制工作，W77E58与主控制芯片之间采用双口RAM芯片IDT70V08交换数据。

装置主要采用以太网通讯方式，主控制芯片内部带有以太网媒体访问控制MAC层控制器，采用直接存储器存取DMA和先进先出FIFO的工作方式，数据的收发不占处理器资源，通过媒体独立接口MII连接物理层PHY双绞线或光纤收发器，实现10Mbit·S-1/100Mbit·S-1自适应的以太网。使用LXT971芯片作为快速以太网物理层自适应收发器。由于LXT971支持IEEE802.3标准，提供MII(media independent interface)接口，可以支持MAC，而主控制芯片内部正好集成有以太网媒体存取控制器，所以LXT971可以和主控制芯片实现无缝连接。

本装置使用的RS232发送/接收芯片是MAX232，MAX232是一种双组驱动器/接收器。片内含有一个电容性电平发生器以便在单电源+5V供电时提供EIA-TIA-232-E电平，每个接收器将EIA-TIA-232-E电平转化为5V TTL/CMOS电平。每个驱动器将5V TTL/CMOS电平转化为EIA-TIA-232-E电平。本装置还采用了MAXIM公司生产的RS485收发器芯片MAX485。它内部集成了接收器和发送器、DC/DC变换器，只需要在逻辑侧提供单一+5V电源就可以通过内部DC/DC变换器为接口两侧提供电源；通信方式为半双工，传输速率可达250KBPS，并设有传输速率限制电路，可以实现数据的无差错传输。

2.4外部存储器扩展电路

外部存储器扩展电路选用速度快，容量大，价格低廉的同步动态随机存取存储器SDRAM和FLASH存储器。其中采用2片64Mbit SDRAM(IS42SI16400A)构成32位高速(133MHz)数据总线，用于存放装置运行时的程序代码和各种数据。为了提高程序运行的速度和流水线的命中率，装置启动后，所有程序拷贝到SDRAM中运行。

SDRAM芯片的引脚23-34为地址线引脚A0-A9，接到主控制芯片的地址线A2-A11，脚22的A10信号接到主控制芯片的SDA10引脚，脚35的A1 1信号接到主控制芯片的A13引脚。脚37，38的CKE，CLK信号接到主控制芯片的SDCKE，SDCK引脚。脚16，17，18，19的WE，CAS，RAS，CS信号接到主控制芯片的SDWE，CAS，RAS，SDCS引脚。第一个SDRAM芯片的数据引脚DQ0-DQ15接到主控制芯片数据总线的低16位，对应D0-D15，而第二个SDRAM芯片的数据引脚DQ0-DQ15接到主控制芯片数据总线的高16位，对应D16-D31。该部分电路如图4所示。

FLASH存储器采用2片1 6Mbit FLASH(SST39VF160)，一片用于固化应用程序代码，另一片用来存放各种需要保存的事件信息和历史数据。FALSH芯片的地址信号A0-A20接到主控制芯片的地址总线信号A1-A21，数据信号DQ0-DQ15接到主控制芯片的数据总线信号D0-D15。两个FLASH芯片的片选信号CS分别接到主控制芯片的片选信号NCS0和NCS2。该部分电路如图5所示。

2.5 FPGA电路

FPGA选用Altera的Cyclone系列的EP1C6Q240C8，EPIC6Q240C8型FPGA含有5980个LEs(Logic Elements)、185个可用I/O引脚，片内经过PLL(PhaseLocked Loop)倍频后主频可达500MHz到1GHz。

FPGA芯片和主控制芯片之间通过并行总线连接，该总线可以包括主控制芯片的地址总线AB[0..23])、数据总线DB[0..15]、控制总线、复位信号nRST以及中断信号线(INT)，其中控制总线包括使能信号nOE、片选信号nCS、读信号nRD、写信号nWE，这样做的好处是，将FPGA芯片存储器化，即主控制芯片可通过对特定地址的访问来控制FPGA芯片工作，并且可通过共同的复位信号将主控制芯片与FPGA芯片同时复位，尽量避免总线竞争和冒险现象的出现。FPGA芯片可通过总线向主控制芯片发出中断请求，等待主控制芯片对特定事件的处理。该部分电路连接如图6所示。

2.6主控制芯片电路

微控制器采用ATMEL公司的基于ARM920T的32位微控制器AT91RM9200。该微控制器工作于180MHz时性能高达200MIPS，带有存储器管理单元；内有16K字节的数据缓存，16K字节的指令缓存，16K字节的SRAM，128K字节的ROM；外部总线接口支持SDRAM，静态存储器，Burst Flash，SmrtMedia等多种存储器；4个可编程的外部时钟信号，包括周期性中断、看门狗及第二计数器的系统定时器；有8个优先级的高级中断控制器，独立的可屏蔽中断源，伪中断保护；122个可编程I/O口线的四个32位PIO控制器，各线均有输入变化及开漏能力；其丰富的硬件资源可以很好的满足本装置的性能要求。此外，AT91RM9200支持C/C++和汇编的混合编程，提供丰富的开发资源，包括C语言编译器、汇编/链接器、C源代码调试器、JTAG仿真器和第三方提供的软件模块和开发支持。该部分电路如图7所示。

主控制芯片电路的信号主要由以下几部分组成：

●32位数据总线D0～D31，26位地址总线A0～A25，片选信号NCS0，NCS2-NCS6，SDRAM的控制信号SDCS，SDA10，CAS，RAS，SDCKE，SDCK，SDWE，利用这些信号来完成对外部设备的控制和访问。

●电源引脚VDDIOM，VDDIOP，VDDPLL，VDDCORE，VDDOSC，地引脚GND，GNDPLL，GNDOSC.晶振时钟引脚XIN，XOUT，XIN32，XOUT32，ICE和JATG引脚TCK，TDI，TDO，TMS，NTRST，JTAGSEL。

●串行通讯口USART引脚SCK0-SCK3，TXD0-TXD3，RXD0-RXD3，RTS0-RTS3，CTS0-CTS3，DSR1，DTR1，DCD1。

●以太网MAC引脚EREFCK，ETXCK，ERXCK，ETXEN，ETX0-ETX3，ETXER，ERXDV，ECRSDV。

Claims (2)

1.一种电网谐波与闪变综合抑制控制装置，其特征在于包括采样电路(1)、逻辑信号处理及开关量输入、输出电路(2)、可编程逻辑电路(6)及主控电路(7)，采样电路(1)用于对系统和负载的电压、电流进行采样，采样电路(1)的数字信号输出端与主控制芯片(71)的数据总线连接，主控电路(7)的控制信号输出端及开关量信号输出端与逻辑信号处理及开关量输入、输出电路(2)的控制信号输入端及开关量信号输入端连接，逻辑信号处理及开关量输入、输出电路(2)的控制信号输出端与采样电路(1)的控制信号输入端连接，逻辑信号处理及开关量输入、输出电路(2)用于从主控电路(7)得到逻辑处理信号并合成相应的控制信号和开关量输出信号，控制信号输出至采样电路(1)，开关量输出信号接至开关量输出端子用于控制电网谐波与闪变综合抑制设备，主控电路(7)的地址总线、数据总线、复位信号线以及中断信号线，使能信号线、片选信号线、读信号线、写信号线分别与可编程逻辑电路电路(6)的FPGA芯片EP1C6Q240C8(61)的地址总线、数据总线、复位信号线以及中断信号线、使能信号线、片选信号线、读信号线、写信号连接线。

2.根据权利要求1所述的电网谐波与闪变综合抑制控制装置，其特征在于在主控电路(7)上设有外部存储器扩展电路(5)，外部存储器扩展电路(5)的地址线、数据信号总线及控制信号总线分别与主控电路(7)的地址线、数据总线及控制信号总线相连接。

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