CN200972494Y - 高精度测频测相电路 - Google Patents

Abstract

高精度测频测相电路，其特征是由方波产生电路、测频电路、测相电路和CPU控制模块组成，由方波产生电路将正弦波信号转化为测频电路所需的方波信号，测频电路模块对输入的方波信号进行检测计数，计数结果转交给CPU控制模块，由CPU控制模块得出最终所测信号的频率大小；测相电路将方波产生电路形成的两路方波信号进行异或，对两路方波信号异或结果进行计数，并将结果转交给CPU控制模块，由CPU控制模块得出最终所测信号间的相位差。本实用新型是一种在两路交流量之间测量相位差，以及测量交流量频率值的高精度测频测相电路。

Description

高精度测频测相电路

技术领域：

本实用新型涉及测量电路，更具体地说是用于测量两路交流量之间相位差，以及测量交流信号频率值的测量电路。

背景技术：

发电厂或其它工业部门，如化工、煤炭和冶金等场合都大量使用大容量高压电动机。这些大容量电机组的特点之一是采用机、炉、电单元集控方式，其厂用电系统的安全可靠性对整个机组乃至整个电厂运行的安全性、可靠性有着相当重要的影响，厂用电切换也日益成为整个厂用电系统中一个重要的环节。

传统的备用电源自动投入装置，在厂用电切换过程中，其投入备用电源时母线电压已衰减到很低幅值，从而造成母线电压和电动机的转速下降过大，严重影响锅炉运行状况，在这种情况下，一方面有些辅机势必退出运行，另一方面，备用电源合上后，由于电动机成组自起动电流很大，母线电压被拉低，从而导致自起动困难，甚至被迫停机停炉。因此，传统的备自投装置已不能满足厂用电系统日益提高的可靠性、安全性要求。

不同于一般的备自投装置，快切装置作为一种厂用电源切换的新型快速装置，其机理是母线与后备侧之间的相差在0°附近瞬间合闸，以避免厂用母线与后备电源在较大相差时合闸产生的冲击电流过大而对厂用母线上的负载造成损坏。因此，相角差的测量准确度及快速性是厂用电高质量切换的根本保证，在厂用电系统运行的安全性方面起着至关重要的作用。

传统方法测量相位差时，一般将待求相差的两路交流量通过硬件电路在过零点处整型为方波，通过单片机分别捕获两路方波上升沿出现的时间，以此确定之间的时间差，并将该时间差按一定基准折合成角度，从而达到测量相差的目的。由于一般单片机系统频率的局限性，其捕获的上升沿时间的分辨率一般比较低，从而限制了其所得相位差的精度，加之单片机的指令周期与DSP等芯片相比较长，相位计算的实时性也很难得到保证。所以，传统方式测量相位差时在实时性以及精度这些方面的局限性，使其不能很好的满足厂用电切换时的快速性以及合闸角度准确性方面的高要求，必然为厂用电系统的可靠安全运行埋下隐患。

实用新型内容：

本实用新型是为避免上述现有技术所存在的不足之处，提供一种在两路交流量之间测量相位差，以及测量交流量频率值的高精度测频测相电路，利用FPGA技术，将两路待求相差的交流量先分别转化为方波输入FPGA芯片，并在芯片内部对这两路方波做异或逻辑，再利用高频计数脉冲测量异或所得方波的宽度，并将宽度数值直接通过数据总线实时传送至高速DSP芯片，通过数学方法对结果进行分析，从而得到高精度的相差。同时，通过计算单路方波的宽度，可以得到各交流量的高精度频率值。

本实用新型解决技术问题所采用的技术方案是：

本实用新型的结构特点是由方波产生电路、测频电路、测相电路和CPU控制模块组成；

本实用新型的结构特点是

方波产生电路是以模拟信号CP1为输入信号，经跟随器IC1A传输至过零比较器IC2A，再经高速光耦IC3转换电平后输出；

测频电路中设置FPGA芯片，方波信号经D触发器IC4后接入计数模块IC5，计数模块IC5以方波信号的上升沿为开始计数触发信号，以方波信号的下降沿为停止计数触发信号；

测相电路设置为异或门电路，两路方波信号CP1、CP2输入至异或门IC19信号输入端，在异或门IC19的信号输出端经D触发器IC20后接入计数模块IC21；

CPU控制模块IC26采用DSP芯片，并通过电平转换芯片IC25同FPGA芯片IC24相连，CPU控制模块IC26在接到由FPAG芯片IC24发出的停止计数的指令后开始选通相关电路模块及电平转换芯片IC25，通过并口数据线直接读取所需计数数据。

本实用新型的结构特点也在于计数模块IC5在开始计数的同时清除上次计数值；计数完毕时在计数模块输出管脚中分别输出一个中断信号intout和一个中断标志信号intflag，并引入CPU控制模块IC26，中断信号接入CPU控制模块IC26的外部中断管脚；中断标志信号直接接入CPU控制模块IC26的数据线；对应于多路信号测频，中断输出信号通过与门再输入至CPU控制模块IC26。

本实用新型由方波产生电路将正弦波信号转化为测频电路所需的方波信号，测频电路模块对输入的方波信号进行检测计数，将计数的结果转交给CPU控制模块，由CPU控制模块得出最终所测信号的频率大小；由测相电路将方波产生电路形成的两路方波信号进行异或，对两路方波信号异或结果进行计数，并将结果转交给CPU控制模块，由CPU控制模块得出最终所测信号间的相位差。

与已有技术相比，本实用新型的有益效果体现在：

本实用新型由于在FPGA中采用了高频率的计数脉冲来测量反映相角差的方波宽度，大大提高了角度的辨析度(辨析度可达0.018°，实际应用中已将精度控制在0.1°)，完全满足快切装置对于相差精度的要求，并且由于引入了DSP作为数据处理芯片，数据处理速度也明显高于一般的单片机芯片，从而保证装置在切换响应的快速性方面较一般装置优势明显。

附图说明：

图1为本实用新型总体电路结构方框图。

图2为本实用新型方波电路原理图。

图3为本实用新型测频电路原理图。

图4为本实用新型计数模块电路原理图。

图5为本实用新型测相电路原理图。

图6为本实用新型CPU控制电路方框图

以下通过具体实施方式，并给合附图对本实用新型作进一步描述：

具体实施方式：

参见图1，本实施例由方波产生电路、测频电路、测相电路和CPU控制模块组成。

图2所示，方波产生电路是将模拟信号CP1经跟随器IC1传输至过零比较器IC2，再经高速光耦IC3转换为系统所能接受的电平范围后输出。其中，跟随器使微弱的模拟信号CP1不失真地传输至比较器，使方波信号更加完整、较好地保证了频率和相位精度，高速光耦的选用保证了信号的传输速度。

测频电路中设置FPGA芯片，图3所示，方波信号经D触发器IC4后接入计数模块IC5(图4所示)，计数模块在方波信号上升沿到来时开始计数，在下降沿到来时计数完毕；

其中，D触发器用于调整方波信号，直接使用FPGA内部的成熟模块。设计时使D触发器时钟信号满足关系式：

                f_信号＜f_D触发＜f_毛刺

从而将数字电路中产生的尖峰毛刺滤除，保证了方波信号的完整性，也使后续电路在没有干扰的情况下工作，提高了系统稳定性。

测频电路模块中计数模块IC5原理如图4所示，CPU模块通过cp_flag_cs管脚实时对IC5计数模块进行开关控制，掌握其工作状态，致使整个系统不会出现竞争和冲突现象。

图4所示，50hz输入管脚上升沿到来时开始计数，同时内部产生一个清零信号readclear，以便清除上次计数值，重新开始计数。50hz输入管脚下降沿来时停止完毕，模块内部产生一个中断信号和一个中断标志信号，分别输出至模块输出管脚intout和intflag，两输出信号引入CPU控制模块，其中，intout中断信号接至CPU模块外部中断管脚处，低电平触发CPU进入中断响应，通知CPU模块有测频计数模块计数完成。intflag信号直接接入数据线，CPU控制其片选逻辑直接读其标志位，当CPU进入中断后，查询对应标志位即可知是那路测频模块已经完成测频计数。当有多路信号需要测频时，将中断输出信号通过与门再输入至CPU模块，使任何一路计数完毕均能引起CPU模块响应。其中中断信号输出使用两个D触发器，比中断标志延时一个脉冲，确保CPU控制模块读值的实时性和可靠性。计数模块所计的对应数值位16位数据，经三态门IC6(图3所示)驱动接至CPU模块并行数据线上，使两者之间的数据传输速度大大增加，而三态门不仅使输出信号更加稳定，而且增强了读写数据的有序性和可控性，使整个系统工作井然有序。

整个电路设计均采用同步电路，完全克服了异步电路由于各脉冲信号产生的时间不一致而带来的尖峰脉冲和毛刺信号。

参见图5，测相电路设置异或门电路，两路方波信号输入至异或门IC19信号输入端，在异或门的信号输出端可得出一系列宽度不等的方波，其表示两路信号的相差的变化情况。经D触发器调整后输入至计数模块输入端，计数模块IC21开始对输入的方波信号的高电平进行计数。工作原理同测频电路模块。计数完毕后，通过输出的中断信号和中断标志通知CPU控制模块的工作情况，CPU模块读取计数模块所计数值，即可知相差的变化轨迹。

参见图6，CPU控制模块电路IC26采用DSP芯片，充分利用DSP主频高，速度快的优点来提高装置测频测相的速度及采集实时性，由于IC26DSP芯片为5V电平器件，IC24FPGA为3.3V器件，因此在IC26与IC24芯片之间采用IC25电平转换芯片74LVC245过渡，使5V和3.3V电平信号互相兼容。两者之间交换数据直接采用数据地址线相连，实现并口直接通信，大大提高了两芯片之间交流的速度。FPGA中由DSP芯片的地址线控制输出IC25芯片的选通逻辑，这样实现两者之间通讯的可控性，避免DSP数据线出现竞争现象。当FPGA中的测频测相电路模块计数完成后，模块产生的中断信号(低电平有效)经与门后连接至IC26芯片18脚处，18脚为IC26芯片外部中断输入触发管脚，当该管脚电平出现下降沿并且低电平保持一个时钟周期时，外部中断被触发。DSP此时发现有测频或测相电路已经计数完成，然后开始读取各测频测相电路的标志位，当对应位的标志信号位高电平时，说明该路电路计数已经完成。DSP开始读取相应电路的计数值，得出该时刻的频率或相位差值，并且重新更新显示和相关寄存器。

Claims (2)

1、高精度测频测相电路，其特征是由方波产生电路、测频电路、测相电路和CPU控制模块组成；

所述方波产生电路是以模拟信号(CP1)为输入信号，经跟随器(IC1A)传输至过零比较器(IC2A)，再经高速光耦(IC3)转换电平后输出；

所述测频电路中设置FPGA芯片，方波信号经D触发器(IC4)后接入计数模块(IC5)，计数模块(IC5)以所述方波信号的上升沿为开始计数触发信号，以所述方波信号的下降沿为停止计数触发信号；

所述测相电路设置为异或门电路，两路方波信号(CP1、CP2)输入至异或门(IC19)信号输入端，在所述异或门(IC19)的信号输出端经D触发器(IC20)后接入计数模块(IC21)；

所述CPU控制模块(IC26)采用DSP芯片，并通过电平转换芯片(IC25)同FPGA芯片(IC24)相连，CPU控制模块(IC26)在接到由FPAG芯片(IC24)发出的停止计数的指令后开始选通相关电路模块及电平转换芯片(IC25)，通过并口数据线直接读取所需计数数据。

2、根据权利要求1所述的高精度测频测相电路，其特征是所述计数模块(IC5)在开始计数的同时清除上次计数值；计数完毕时在计数模块输出管脚中分别输出一个中断信号(intout)和一个中断标志信号(intflag)，并引入CPU控制模块(IC26)，所述中断信号接入CPU控制模块(IC26)的外部中断管脚；中断标志信号直接接入CPU控制模块(IC26)的数据线；对应于多路信号测频，中断输出信号通过与门再输入至CPU控制模块(IC26)。

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