CN200956577Y - 处理扩频信号的装置及接收扩频信号的接收机 - Google Patents

Abstract

本实用新型提供一种处理扩频信号的装置及接收扩频信号的接收机，具体为在电路中通过两步积分过程处理扩频信号的装置。该电路接收一个数字信号，一个本地参考信号及一个伪随机噪声码。该装置包括中频信号处理单元和与该中频信号处理单元通信的若干个分块积分器。中频信号处理单元基于一个数字信号和第一本地参考信号及第二本地参考信号分别产生第一组和第二组数据流。每组数据流中的每个数据流每隔一个预定的时间段产生，第一组和第二组数据流中的每个数据流包括以预定速率产生的预积分结果。每个积分器接收该第一组和第二组数据流中的一个数据流及一个伪随机噪声码，并基于该数据流及伪随机噪声码用混合技术执行预定数量的部分相关运算。

Description

处理扩频信号的装置及接收扩频信号的接收机

技术领域

本实用新型涉及扩频数字信号处理，更具体的是涉及处理扩频数字信号的并行相关器的装置。

背景技术

在噪声环境下需要高可靠性的通信应用中，扩频通信有其优越性。根据香农定理，通过加宽频谱可以降低高信噪比的需求，这就表明采用扩频通信技术可以传输以及检测弱信号。为扩展频谱，高速伪随机噪声码(PRN)常被用于调制窄带信号以产生宽带信号。宽带信号被信息数据流调制以便传送数据。信息数据速率通常远低于PRN码的码元(码片)速率，并且通常数据与码片信号沿同步。

来自扩频信号的信息数据，例如GPS信号，可以通过乘以一个本地产生的载波信号先将接收的信号转为较低频率的信号进而被搜索。本地载波信号可以由适当调谐后的本地振荡器产生。若本地载波信号的频率和相位与接收的原始窄带载波相同，接收信号与本地载波信号相乘而得的乘法器输出信号就是双极性宽带数据流。该双极性宽带数据流是双极性PRN码与信息数据序列的乘积。接着，通过将宽带数据乘以与接收的PRN码时序一致的本地产生的PRN码而移除接收的PRN码。这样就能获取数据信息。以上所述为信号解扩过程。

GPS信号是由GPS卫星在L1、L2和L5频率发送的扩频信号。当前商用GPS接收机通常使用L1频率(1575.42MHZ)。L1载波上发送的几个信号为：粗捕获码(C/A码)、P码和导航数据。卫星轨道的详细数据包含在导航数据中。C/A码主要用于民用接收机中的定位用途。C/A码用于判断伪距(卫星的表观距离)，GPS接收机接着利用该伪距判断卫星的位置。C/A码是PRN码中的一种，其功用之前已作描述。经C/A码编码后的射频信号成为扩频信号。每个卫星都有唯一的一个C/A码，并且反复循环该C/A码。C/A码是一个0和1(二进制)序列。每个0或1被认为是一个“码片”。C/A码有1023码片长，并以每秒1.023兆码片的速率发送，即C/A码的一个周期持续千分之一秒。本领域的普通技术人员可以认为“码片”是数据长度或时间长度的单元。每个码片也可认为具有两个状态：+1和-1。

由GPS接收机接受到的一组数据包含来自几个卫星的信号。来自不同卫星的信号通过不同的信道传播。通常，GPS接收机同时处理来自几个信道的信号。每个信号都有一个具有不同起始时间的C/A码和不同的多普勒频移量。因此，为搜索某个卫星信号，GPS接收机通常进行二维搜寻，在每个可能的频率上对每个起始时间不同的C/A码进行搜索。此处的“不同起始时间”可以理解为C/A码相位延时的结果。在GPS接收机中，采用捕获方法搜索C/A码的起始点以及载波的频率，特别是信号的多普勒频移。为搜索在某个特定频率点和特定的C/A码延时处的信号是否存在，GPS接收机被调谐到该频率，并且输入信号与已知PRN码进行相关运算，已知PRN码的延时量与输入信号的到达时间有关。若没有搜索到信号，则继续搜索具有下一个可能延时的C/A码。通常，C/A码的每个可能的延时通过移动C/A码1/2码片而得到。由于C/A码包括1023码片，所以搜索一个固定频率需要检测2046个可能的延时。全部可能的延时检测完之后，继续搜索下一个可能的频率。由于要搜索上千个频率和码延时，捕获过程的速度就非常重要。

图1示意了现有技术的GPS接收机100的框图。通常，GPS接收机包括两部分：RF(射频)前端模块101以及基带信号处理模块103。GPS卫星传来的GPS信号由天线102接收，通过RF调谐器104和频率合成器105，接收到的信号(也被认为输入信号)将从GPS信号(射频信号)转换为具有期望输出频率的信号。然后，模拟/数字转换器(ADC)106以预定采样频率将转换的信号数字化。经转换并且数字化的信号被认为是中频(IF)信号。该中频信号接着传送到包括几个信号处理阶段的基带信号处理模块103。IF信号传送到捕获模块110，如前所述，多普勒频移搜索和C/A码相移搜索在捕获模块110中进行。在捕获阶段，通过IF信号和C/A码进行的相关运算完成对IF信号的积分。跟踪模块112使用载波跟踪回路和码跟踪回路通过IF信号跟踪GPS信号，从而获取GPS信号中包含的导航数据。接着，导航数据计算模块114和位置计算模块116利用导航数据计算用户的位置。

然而，传统GPS接收机面临一些问题。首先，由于基带信号处理模块的工作频率取决于RF前端提供的采样频率，基带信号处理模块可能仅支持某一组参数，例如，RF前端模块提供的一个特定采样频率和一个特定中频。因此，基带信号处理芯片可能不适用于具有不同组参数的不同RF前端芯片。因此，需要设计一种灵活的基带信号处理模块，其工作频率可以独立于RF前端模块提供的采样频率。

其次，为达到更佳的性能，传统上采用并行相关器在捕获模块进行并行搜索。但使用大量并行相关器需要大量逻辑资源并且对相关运算的频率要求高，若不进行优化，捕获进程很难在ASIC上实现。因此，需要一种实现等效并行相关器并降低硬件复杂性的方法。

当然，一些现有技术中介绍了等效并行相关器的实现。然而，这些方法在工作频率和采样频率上存在一些限制。

图2示意了针对一个特定信道的现有捕获模块的结构图。图2所示的捕获模块包括：从积分核200-0(又称相关器0)到积分核200-1022(又称相关器1022)连续编号的1023个并行积分核(又称并行相关器)、一个产生C/A码的信道-NC/A码产生器202、一个产生载波信号的本地振荡器204和一个搜索引擎模块206。每个积分核200将IF信号、本地载波信号、C/A码作为输入完成相关运算。在积分核200-0，相关运算包括将IF信号乘以本地载波信号和C/A码。相关运算结果接着被发送到搜索引擎模块206。搜索引擎模块206判断相关运算结果是否超出一个预定门限并且判断是否找到特定多普勒频移和C/A码相移。为找到C/A码的起始点，常用的方法是，对于每次C/A码的搜索，将C/A码移动1/2码片。在积分核200-1，执行类似的相关运算，不同的只是送到积分核200-1的C/A码被移动1/2码片。1/2码片偏移模块208用于将C/A码移动1/2码片。如前所述，一个C/A码周期包括1023个码片。因此，对于某个频率，完成整个周期的C/A码相位搜索需要2046次相关运算。图2示意的1023个积分核，覆盖了C/A码相位搜索的半个周期。因此，为覆盖C/A码相位搜索的整个周期，需要对IF信号进行两次捕获以完成整个捕获。

实用新型内容

本实用新型主要基于实现捕获模块的优化，该捕获模块能实现并行相关运算，同时提高在不同工作条件下的适应性并且降低硬件复杂性。

本实用新型的目的在于提供一种采用混合相关技术和信号预处理过程来实现等效并行相关器的装置。

为实现上述目的，本实用新型提供了一种处理以预定采样频率数字化的扩频信号的装置。该装置包括中频信号处理单元和与所述中频信号处理单元通信的若干个分块积分器。所述中频信号处理单元基于一个数字信号和第一本地参考信号及第二本地参考信号分别产生第一组和第二组数据流。每组数据流中的每个数据流每隔一个预定的时间段产生，第一组和第二组数据流中的每个数据流包括以预定速率产生的预积分结果。每个积分器接收所述第一组和第二组数据流中的一个数据流及一个伪随机噪声码，并且基于该数据流及伪随机噪声码采用混合技术执行预定数量的部分相关运算。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，所述预定速率是伪随机噪声码速率的函数。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，所述预定的时间段是半个伪随机噪声码片持续时间的函数。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，进一步包括连接至所述中频信号处理单元的码时钟发生器，该码时钟发生器控制所述每个数据流中的预积分结果以所述预定速率产生。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，进一步包括连接至所述码时钟发生器的码发生器，该码发生器产生若干个伪随机噪声码并且将每一个伪随机噪声码发送给所述每一个分块积分器。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，进一步包括与所述中频信号处理单元通信的信号发生器，该信号发生器产生所述的第一及第二本地参考信号，第一本地参考信号与第二本地参考信号是本地载波信号且彼此正交。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，所述中频信号处理单元包括：第一组乘加器单元，所述第一组乘加器单元中的每个乘加器单元产生所述第一组数据流中的一个数据流中的预积分结果，每个预积分结果是将所述数字信号的每个数据点乘以第一本地参考信号的每个对应的数据点以产生若干个乘积结果，并且将上述各个乘积结果在一个数据长度内相加；及第二组乘加器单元，所述第二组乘加器单元中的每个乘加器单元产生所述第二组数据流中的一个数据流中的预积分结果，每个预积分结果是将所述数字信号的每个数据点乘以第二本地参考信号的每个对应的数据点以产生若干个乘积结果，并且将上述各个乘积结果在一个数据长度内相加。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，所述数据长度是一个伪随机噪声码片长度的函数。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，进一步包括：若干个移位寄存器组，每个移位寄存器组与所述中频信号处理单元及所述若干个分块积分器中的至少一个分块积分器通信，每个移位寄存器组存储所述第一组和第二组数据流中的一个数据流中的预定数量的预积分结果，并且在所述中频信号处理单元产生所述数据流中的一个预积分结果之后对所述预定数量的预积分结果进行偏移。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，对于所述若干个移位寄存器组中的一个移位寄存器组的每次偏移，所述每个分块积分器进行第二预定数量的部分相关运算，每个相关运算基于每个移位寄存器组中的预定数量的预积分结果和偏移后的一段伪随机噪声码而实现，所述的一段伪随机噪声码被进行预定的偏移。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，所述预定的偏移是一个基于伪随机噪声码片的相移。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，在所述移位寄存器组完成若干个偏移后，每个分块积分器完成所述第一预定数量的部分相关运算。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，所述每个分块积分器包括一个执行部分相关运算的并行乘加器单元，所述部分相关运算通过基于数据流中的预定数量的预积分结果和一段伪随机噪声码执行乘法和加法运算后获得。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，进一步包括：与所述若干个分块积分器和一个存储单元通信的控制逻辑，该控制逻辑从所述存储单元读取存储的一个先前的部分相关运算结果，并且将当前的部分相关运算结果加到该先前的部分相关运算结果中获得修改后的部分相关运算结果，将该修改后的部分相关运算结果写回到所述存储单元中，所述的先前的部分相关运算结果和当前的部分相关运算结果是一个完整相关运算结果的一部分。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，进一步包括：一个连接在所述中频信号处理单元和所述若干个移位寄存器组之间的异步接口，所述异步接口将所述分块积分器的工作频率和所述的采样频率隔开，每个部分相关运算按所述工作频率执行。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，所述数字信号是以预定的采样频率经由模拟数字转换器数字化产生的。

本实用新型所述处理以预定采样频率数字化的扩频信号的装置，所述伪随机噪声码是一个粗捕获码。

本实用新型还提供了一种接收扩频信号的接收机。该接收机包括调谐器、模拟数字转换器、存储单元和处理所述扩频信号的信号处理单元。所述调谐器把接收的所述扩频信号从其原始频率转换为中频。所述模拟数字转换器连接至所述调谐器，其将所述中频信号以预定的采样频率转换为数字信号。所述信号处理单元连接至所述模拟数字转换器。所述信号处理单元包括中频信号处理单元和与所述中频信号处理单元通信的若干个分块积分器。所述中频信号处理单元基于所述数字信号和第一本地参考信号及第二本地参考信号分别产生第一组和第二组数据流。每组数据流中的每个数据流每隔一个预定的时间段产生，第一组和第二组数据流中的每个数据流包括以预定速率产生的预积分结果。每个分块积分器接收所述第一组和第二组数据流中的一个数据流及一个伪随机噪声码，并且基于该数据流及伪随机噪声码采用混合技术执行预定数量的部分相关运算。所述信号处理单元进一步包括与所述若干个分块积分器和所述存储单元通信的控制逻辑。该控制逻辑从所述存储单元读取存储的一个先前的部分相关运算结果，并且将当前的部分相关运算结果加到该先前的部分相关运算结果中获得修改后的部分相关运算结果，将该修改后的部分相关运算结果写回到所述存储单元中。所述的先前的部分相关运算结果和当前的部分相关运算结果是一个完整相关运算结果的一部分。

本实用新型所述的接收扩频信号的接收机，所述预定速率是伪随机噪声码速率的函数。

本实用新型所述的接收扩频信号的接收机，所述预定的时间段是半个伪随机噪声码片持续时间的函数。

本实用新型所述的接收扩频信号的接收机，所述信号处理单元包括连接至所述中频信号处理单元的码时钟发生器，该码时钟发生器控制所述每个数据流中的预积分结果以所述预定速率产生。

本实用新型所述的接收扩频信号的接收机，所述信号处理单元包括连接至所述码时钟发生器的码发生器，该码发生器产生若干个伪随机噪声码并且将每一个伪随机噪声码发送给所述每一个分块积分器。

本实用新型所述的接收扩频信号的接收机，所述信号处理单元包括与所述中频信号处理单元通信的信号发生器，该信号发生器产生所述的第一及第二本地参考信号，第一本地参考信号与第二本地参考信号是本地载波信号且彼此正交。

本实用新型所述的接收扩频信号的接收机，所述中频信号处理单元包括：第一组乘加器单元，所述第一组乘加器单元中的每个乘加器单元产生所述第一组数据流中的一个数据流中的预积分结果，每个预积分结果是将所述数字信号的每个数据点乘以第一本地参考信号的每个对应的数据点以产生若干个乘积结果，并且将上述各个乘积结果在一个数据长度内相加；及第二组乘加器单元，所述第二组乘加器单元中的每个乘加器单元产生所述第二组数据流中的一个数据流中的预积分结果，每个预积分结果是将所述数字信号的每个数据点乘以第二本地参考信号的每个对应的数据点以产生若干个乘积结果，并且将上述各个乘积结果在一个数据长度内相加。

本实用新型所述的接收扩频信号的接收机，所述数据长度是一个伪随机噪声码片长度的函数。

本实用新型所述的接收扩频信号的接收机，所述信号处理单元包括：若干个移位寄存器组，每个移位寄存器组与所述中频信号处理单元及所述若干个分块积分器中的至少一个分块积分器通信，每个移位寄存器组存储所述第一组和第二组数据流中的一个数据流中的预定数量的预积分结果，并且在所述中频信号处理单元产生所述数据流中的预积分结果之后对所述预定数量的预积分结果进行偏移。

本实用新型所述的接收扩频信号的接收机，对于所述若干个移位寄存器组中的一个移位寄存器组的每次偏移，所述每个分块积分器进行第二预定数量的部分相关运算，每个相关运算基于在每个移位寄存器组中的预定数量的预积分结果和偏移后的一段伪随机噪声码而实现，所述的一段伪随机噪声码被进行预定的偏移。

本实用新型所述的接收扩频信号的接收机，所述预定的偏移是一个基于伪随机噪声码片的相移。

本实用新型所述的接收扩频信号的接收机，在移位寄存器组完成若干个偏移后，每个分块积分器完成所述第一预定数量的部分相关运算。

本实用新型所述的接收扩频信号的接收机，所述每个分块积分器包括一个执行部分相关运算的并行乘加器单元，所述部分相关运算通过基于数据流中的预定数量的预积分结果和一段伪随机噪声码执行乘法和加法运算后获得。

本实用新型所述的接收扩频信号的接收机，所述信号处理单元包括连接在所述中频信号处理单元和所述若干个移位寄存器组之间的异步接口，所述异步接口将所述分块积分器的工作频率和所述的采样频率隔开，每个部分相关运算按所述工作频率执行。

本实用新型所述的接收扩频信号的接收机，所述伪随机噪声码是一个粗捕获码。

由于本实用新型采用混合相关技术、预积分处理和分块积分技术，实现了大量等效并行积分器并且降低了硬件的复杂性。另外，本实用新型使得相关器工作频率灵活可变，并且对采样频率的要求较低。

附图说明

图1所示为现有扩频接收机的框图；

图2所示为现有捕获模块的结构图；

图3所示为本实用新型一个实施例的捕获模块的示范性结构图；

图4所示为图3所示捕获模块的详细示范性框图；

图5所示为在第一个“一个码片”时间段内一个分块积分器中完成的相关运算；

图6所示为在第二个“一个码片”时间段内一个分块积分器中完成的相关运算；

图7所示为在下一个“33个码片”时间段内一个分块积分器中完成的相关运算；

图8所示为本实用新型一个实施例的处理扩频信号的示范性流程图。

具体实施方式

本实用新型的其它特性和优点将在以下详细描述并结合图示的说明中更为明显，其中相同数字表示相同元件。

虽然并行相关器提供了一种相对高速的捕获处理，实际中，硬件上难以实现1023个并行积分器。为达到等效的并行积分，一些现有技术或是增加硬件规模或是选择高的相关运算频率。本实用新型提供了一种有利的方法和设备，实现大量等效并行积分器并且降低了硬件的复杂性。另外，本实用新型使得相关器工作频率灵活可变，并且对采样频率的要求较低，这就意味着基带信号处理芯片可与采样频率不同的各种RF前端芯片兼容。这些优点的前提是基于本实用新型采用的混合相关技术、预积分处理和分块积分技术。简明起见，这里主要着重揭示1023个等效并行积分器或图2所示1023个并行相关器的实现。然而，本领域技术人员应当认识到，采用在此详述的方法可以实现任意数量的并行积分器。

前述的混合相关是两种类型的相关法的组合：滑动相关和匹配滤波相关。滑动相关的运行方式为：为搜索PRN码的起始点，每次PRN码都进行偏移并且与同一输入信号进行相关运算。匹配滤波相关的运行方式为：为搜索PRN码的相对相移，每次输入信号都进行偏移并且与同一PRN码进行相关运算，从而找到PRN码的起始点。图4将进一步描述混合相关技术。

图3示意了本实用新型捕获模块110的示范性结构图。中频(IF)信号预处理单元302接收至少三个信号：一个输入信号(IF信号)304、一个由信号产生器(本地振荡器)310发出的本地参考信号(载波信号)306和一个由码时钟产生器(PRN码数字控制振荡器，又称PRN码NCO)312发出的时钟信号308。IF信号304是由模拟数字转换器(未示出)以采样频率数字化的数字信号。IF信号预处理单元302对IF信号304进行预积分并且产生多个数据流。每个数据流包括多个预积分结果，这些预积分结果产生的频率远低于采样频率。这些数据流在此被称为Ix330，Iy332，Qx334和Qy336。Ix330是指一个具有同相(In-phase)分量的数据流。Qx334是指一个具有正交(Quadrature)分量的数据流。Iy332是指一个具有同相分量的数据流，其中Iy在Ix产生之后的一个预定时间段后产生。Qy336是指一个具有正交分量的数据流，其中Qy在Qx产生之后的一个预定时间段后产生。

如前所述，IF信号304在捕获模块乘以本地载波信号306和PRN码308。由于C/A码在一个码片的时间段内并不改变，因此可以在一个码片时间段内先将IF信号304乘以本地载波信号306得到预积分结果，接着再将预积分结果乘以PRN码。若输入IF信号304的采样频率为16.368MHZ，由于C/A码的速率为每秒1.023兆码片，IF信号304在一个码片的一个数据长度中包含16个数据采样。IF信号预处理单元302将IF信号304的16个采样数据与载波信号306的16个相应的采样数据点点相乘，并且将乘积相加得出一个预积分结果。这样，16点乘积运算就以PRN码片速率(1.023MHz)进行，即预积分结果以PRN码片速率产生。实施中，IF信号预处理单元302中的乘加器(MAC)单元(图3中未示出，图4中示出)用于运行预积分运算。以上描述了一个数据流中的预积分结果(例如Ix330)是如何产生的。当然，采样频率并不局限于16.368MHz。在任何其他适当的采样频率下，数据流都可以根据PRN码速率产生。

PRN码数字控制振荡器312以C/A码片速率产生C/A码时钟，因此可以利用PRN码数字控制振荡器312控制预积分结果以预定速率产生，例如C/A码片速率。

本实用新型的一个优势是，IF信号处理单元302可以将输入信号(IF信号)转换为频率较低的信号(即PRN码速率)。当经预处理的输入信号(又称数据流)以PRN码速率产生时，每个分块积分器就有足够时间以时段方式完成多个相关运算，而不是如图2中仅执行一个相关运算，因此，多个相关运算得以共享同一个逻辑资源。更有利的是，由于预处理输入信号产生速率较低，异步接口(图3中未示出，图4中示出)就有足够时间进行异步转换，从而使得基带信号处理模块的工作频率不受采样频率的限制。本领域技术人员应当理解，相关运算以工作频率进行。

Ix330开始后，IF信号预处理单元302接着产生Iy332。Ix330与Iy332的时间间隔为“半码片”时间段。这里所述的“半码片”是一个时间度量，指半码片的持续时间。类似的，Qx334和Qy336产生的时间间隔也是“半码片”的时间段。

四个数据流被发送到运行部分相关运算的四个相应的分块积分器314-0、314-1、314-2和314-3中。“部分相关”是一种内积运算，该内积运算将一个数据流的一个预积分结果的预定数量与PRN码产生器316产生的一段C/A码进行内积。采用混合相关技术，每个分块积分器都能运行预定数量的相关运算，例如，512个相关运算。因此，每个分块积分器相当于图2中512个相关器。分块积分器314-0相当于图2中的偶数相关器0、2、4、...1022。分块积分器314-1相当于图2中的奇数相关器1、3、5、...1021。这样，若仅考虑同相信号，两个分块积分器314-0、314-1就足以相当于1023个相关器。类似的，对于正交信号，分块积分器314-2相当于偶数相关器0、2、4、...1022，分块积分器314-3相当于奇数相关器1、3、5、...1021。应当认识到，只要设置好适当的工作频率，每个分块积分器中可以得到任何数量的相关运算。本实用新型采用混合相关技术在每个分块积分器中运行预定数量的相关运算，图4中将加以详述。

控制逻辑318，如图3所示，也可以包括在捕获模块中。控制逻辑318用于控制整个相关运算结果的计算。例如，在分块积分器314-0产生一个部分相关运算结果之后，控制逻辑318从连接到其上的第一存储单元(双口SRAM)320中读取先前部分相关运算结果，将当前部分相关运算结果与同一分块积分器产生的先前部分相关运算结果相加，将总和写入第一存储单元320。实施中，控制逻辑318从并行分块积分器314-0，...，314-3并行接收部分相关运算结果并且执行与之前所述的对分块积分器314-0相同的操作。“先前部分相关运算结果”是指加到当前部分相关运算结果以形成完整运算结果的一组相关运算结果。

第一存储单元(双口SRAM)320连接在控制逻辑318与控制和编码模块322之间，如图3所示，用于存储部分相关运算结果和连续积分结果。连续积分是一种将单个相关运算的相似结果在一个时间段内累加进而提高信噪比并且增强接收机微弱信号的检测能力的运算。每个分块积分器可以在预定数据长度内进行连续积分。

连接在第一存储单元320与第二存储单元324之间的控制和编码模块322处理来自第一存储单元320的连续积分结果并将处理的结果送到第二存储单元324。控制和编码模块322可以执行以下操作：对连续积分结果进行编码、进一步处理信号和进行用于增强微弱信号强度的非连续积分运算。

图4示意了图3捕获模块110的详细结构图。信号产生器310包括一个载波时钟产生器443和П/2相移模块442。信号产生器310产生两个正交载波信号：一个正弦信号和一个余弦信号。两个载波信号的其中一个(又称第一本地参考信号)由载波时钟产生器443产生。另一个载波信号(又称第二本地参考信号)通过对第一本地参考信号的移相得到。移相操作由П/2相移模块442执行。IF信号预处理单元302包括：四个乘加器(MAC)单元430、432、434和436，以及两个1/2码片延时模块438和440。第一乘加器(MAC)单元430根据正弦信号和IF信号进行预积分运算并且以PRN码速率产生Ix数据流。第二乘加器(MAC)单元432根据正弦信号和IF信号进行预积分运算并且以PRN码速率产生Iy数据流。如前所述，Iy的起始时间比Ix的起始时间滞后“半码片”，因此，IF信号中包含的数据与发送到MAC 432的正弦信号都比发送到MAC 430的数据滞后“半码片”。类似的，第三乘加器(MAC)单元434根据余弦信号和IF信号进行预积分运算并且以PRN码速率产生Qx数据流。第四乘加器(MAC)单元436根据余弦信号和IF信号进行预积分运算并且以PRN码速率产生Qy数据流。Qy的起始时间比Qx的起始时间滞后“半码片”，因此，IF信号中包含的数据与发送到MAC436的余弦信号都比发送到MAC 434的数据滞后“半码片”。每个MAC还接收码时钟产生器312产生的时钟信号，从而控制MAC430、432、434和436以PRN码速率产生相应的数据流。由于Iy和Qy的起始时间比Ix和Qx的起始时间滞后“半码片”，1/2码片延时模块444则用于延时Iy和Qy的起始时间。由于本实用新型实施例中的部分相关运算在每个分块积分器中同时进行，1/2码片延时模块438和440就用于抵消四个数据流之间的时间差。

连接到IF信号预处理单元302的异步接口446用于进行异步转换，从而将工作频率和采样频率分离。因此，不管采样频率如何，相关运算能在任何适当的频率进行。换言之，基带信号处理模块能够支持的相关参数范围较广，这些参数由RF前端提供，例如采样频率。异步接口446可由传统技术实现，为本领域所属技术人员所公知。

四个数据流经过异步转换后被分别发送到四个移位寄存器组448、450、452和454中。每个移位寄存器组存储每个数据流的预积分结果并将其偏移。由于每个数据流的预积分结果以PRN码速率产生，每个移位寄存器组中的数据以PRN速率更新。在此，每个移位寄存器组的容量设置为存储33个预积分结果。当然，可以采用任何具有适当容量的移位寄存器组。例如，在一个实施例中，一个移位寄存器组可以设置为存储11个预积分结果。

分别连接到四个移位寄存器组448、450、452和454的分块积分器314-0、314-1、314-2和314-3能够进行部分相关运算。每个分块积分器包括一个并行乘加器(parallel MAC)单元和一个寄存器。分块积分器314-0和314-2等效于图2中的偶数相关器。分块积分器314-1和314-3等效于图2中的奇数相关器。每个分块积分器的运行实质基本相同，因此，下面将针对分块积分器314-0进行描述。如图4所示，连接到一个移位寄存器组448的分块积分器314-0读取移位寄存器组448中的数据(例如，33个预积分结果)，并且接收PRN码产生器316产生的一段C/A码(例如，33个C/A码)。分块积分器314-0中的并行乘加器单元456能够在一个时钟周期内(即工作频率的倒数)计算33个预积分结果与33个C/A码之间的内积(也称部分相关运算结果)，还能够将部分相关运算结果加到先前部分相关运算结果中。这里使用的“并行乘加器”是指能够并行执行乘法运算并且每次将这些乘积结果求和、还能够累加部分相关运算结果的MAC。有利的是，并行MAC单元计算的相关运算中的乘法运算仅仅是简单的符号运算，因为C/A码只有+1和-1两种状态。分块积分器314-0还包括连接在并行MAC单元456与控制逻辑318之间的一个存储寄存器458。存储器458用于存储来自第一存储单元(双口SRAM)320的先前部分预积分结果，并且由控制逻辑控制将先前部分相关运算结果发送到并行MAC 456。另外，存储寄存器458还存储来自并行MAC单元456的经修改的部分相关结果，并且由控制逻辑控制将其发送到双口SRAM 320。

图5示意了第一个“一个码片”时间段内，预定数量的部分相关运算如何在分块积分器314-0中完成。图5中的“Dx”是指发送到移位寄存器组448中的一个预积分结果。图5中的“Cx”是指一个移位寄存器中的一个C/A码片，该C/A码片由图4所示的PRN码产生器316产生。在第一个“一个码片”时间段内的第一时钟周期内，寄存器组448中的数据[D32...D0]与33个C/A码[C32...C0]点点相乘(即D0×C0+D1×C1+...+D32×C32)，产生部分相关运算结果500-0。第一时钟周期的运算相当于图2所示的相关器0。部分相关运算结果500-0产生后，图4中的PRN码产生器316就将C/A码偏移一个码片。C/A码偏移一个码片后，图4中的分块积分器314-0开始下一个部分相关运算，即将此33个预积分结果[D32...D0]与经偏移的C/A码[C33...C1]作为输入进行该下一个部分相关运算，若先前部分相关结果存在，将当前部分相关结果加到相应的先前部分相关结果中。由于C/A码偏移了一个码片而不是半码片，部分相关运算等效于图2中的相关器2而不是相关器1。分块积分器314-0在“一个码片”时间段内重复上述步骤，产生预定数量的相关运算。这里所述的“一个码片”是时间度量，指一个码片的持续时间。上述过程称为滑动相关，因为移位寄存器组中的预积分结果保持不变而C/A码每次“滑动”一个码片，从而进行相关运算。“一个码片”中进行的部分相关运算数量取决于工作频率。由于采用异步接口446，工作频率才得以从采样频率中分离出来，工作频率可以设置为任何可能值，由此，在“一个码片”时间段内，只要工作频率允许，分块积分器就可以进行任何数量的相关运算。在本实用新型实施例中，分块积分器314-0在“一个码片”时间段内完成16个部分相关运算。因此，图5所示的第一个“一个码片”时间段内，分块积分器314-0能够等效于16个偶数相关器(编号为相关器0、2，...，30)。

图6示意了第二个“一个码片”时间段内，分块积分器314-0中完成的相关运算。在该第二个“一个码片”时间段内，分块积分器314-0旨在等效于图2中的偶数相关器32、34...36。一旦下一个预积分结果从图4的IF信号预处理单元302中产生，移位寄存器组448中的数据就偏移一个预积分结果。然而，由于33个预积分结果被一个预积分结果偏移(示为[D33...D1])，C/A码就需滑动一个码片([C49...C17]而不是[C48...C16])，从而等效于相关器32。在下一时钟周期，图4中的PRN码产生器316将C/A码偏移一个码片。部分相关运算采用此预积分结果[D33...D1]和经偏移的C/A码[C50...C18]作为输入进行运算。因此，16个预积分结果在第二个“一个码片”时间段内得到。可以推断，在“32个码片”时间段内，分块积分器314-0能够运行512(32×16)个部分相关运算。这里所述的“32个码片”是一个时间度量，指32个码片的持续时间。从而，分块积分器314-0等效于512个偶数相关器(编号为相关器0、2，...，1022)。

大体上，移位寄存器组448中的数据以PRN码速率“移动”。每个“一个码片”的时间段过后，分块积分器314-0采用不同的经偏移的预积分结果进行相关运算。此过程类似于匹配滤波相关技术的原理。然而，在“一个码片”时间段期间，采用滑动相关技术完成相关运算，如前所述。因此，本实用新型采用的技术可认为是匹配滤波相关技术与滑动相关技术结合的混合相关技术。有利的是，由于采用混合相关技术减小了存储空间，因此可以降低基带信号处理模块设计的硬件复杂性。例如，若仅仅采用滑动相关技术，直到一组33个全新的预积分结果都被收集后，预积分结果才发送到分块积分器中。这样就需要两组寄存器。一组用来存储参与部分相关运算的当前一组33个预积分结果，另一组用来存储正在由IF信号预处理单元产生的一组33个新预积分结果。然而，采用混合相关技术，尤其是匹配滤波技术，仅需要一组偏移积分器，如前所述。

但是，上述的512个部分相关运算只是512个完整的相关运算中的部分。一个完整的相关运算需要1023个预积分结果乘以1023个C/A码片。例如，相关器0进行的一个完整的相关运算基于公式：D0×C0+D1×C1+...+D1022×C1022。图5中的部分相关运算结果500-0根据33个预积分结果和33个C/A码片，利用公式：D0×C0+D1×C1+...+D32×C32而得。因此，1023个预积分和1023个C/A码片需要被分成31(1023/33)块。经过第一个“33个码片”时间段后，在第二个“33个码片”时间段的第一时钟周期内进行的部分相关也还是相关器0进行的完整相关运算的一部分。但是输入变为[D65...D33]和[C65...C33]，如图7所示。图7示意了第二个“33个码片”时间段内，分块积分器314-0中完成的一些相关运算。这里所述的“33个码片”是一个时间度量，指33个码片的持续时间。当部分相关运算完成后，并行MAC 456将部分相关运算结果加到先前部分相关运算结果500-0(图5所示)中。根据相关器0，类推可得完整相关运算结果的其余部分。

实际上，第一个“33个码片”时间段内，可以完成528个部分相关运算(33×16)，但只需要512(32×16)个部分相关运算。因此，“33个码片”的时间段期间，部分相关运算必需在“一个码片”的最后一个时间段停止。然而，由于一个完整的相关运算被分成31块，每块中有33个预积分结果和33个C/A码片，在“33个码片”时间段内，一个新的预积分结果在“一个码片”的最后一个时间段还应该发送到移位寄存器组中，从而确保下一个“33个码片”时间段以33个全新的预积分结果开始进行。

回到图4，分块积分器314-1相当于图2中编号为1、3、5、...1021的奇数相关器。分块积分器314-1中采用的方法实质上与分块积分器314-0相同。分块积分器314-0和314-1处理同相信号。分块积分器314-2相当于图2中编号为0、2、...1022的偶数相关器，而分块积分器314-3相当于图2中编号为1、3、5、...1021的奇数相关器。这两个分块积分器中采用的方法实质上与分块积分器314-0相同。分块积分器314-2和314-3处理正交信号。

PRN码产生器316以C/A码速率产生并行C/A码，并且将该C/A码发送到分块积分器314-0、314-1、314-2和314-3中。产生速率由一个时钟信号控制，该时钟信号由码时钟产生器(PRN码NCO)312发出。

图4中的控制逻辑318和第一存储单元(双口SRAM)320，控制与编码模块322和第二存储单元(双口SRAM)324与图3中的一样。简明起见，这里就不再赘述。

图8示意了在具有IF信号处理单元和多个分块积分器的电路中处理扩频信号的流程图800，其中该电路接收一个依据特定采样频率数字化的输入信号，一个本地参考信号和一个伪随机噪声码(PRN码)。应当认识到这里的方法是对同相信号的处理，对正交信号的处理方法与对同相信号的处理方法相同。在步骤802，IF信号处理单元接收数字信号和本地参考信号后，IF信号处理单元在步骤804产生多个数据流，每个数据流按每个特定的时间周期产生并且包括预积分结果，该预积分结果是基于接收的数字信号和本地参考信号以特定速率(例如PRN码片速率)产生的。在数据流产生之后，每个分块积分器在步骤806接收一个数据流和一段PRN码。每个分块积分器在步骤808基于数据流中的预定数量的预积分结果和一段PRN码进行部分相关运算。在一个部分相关运算完成之后，在步骤810将传送到每个分块积分器中的一段PRN码进行预定的偏移。在PRN码偏移后，在步骤812，检测每个分块积分器中是否完成第一预定数量(如16个)的部分相关运算。若每个分块积分器中没有完成第一预定数量(如16个)的部分相关运算，重复步骤808。若每个分块积分器中完成了第一预定数量(如16个)的部分相关运算，在步骤814，当数据流中的一个预积分结果产生之后，对每个分块积分器中的预定数量的预积分结果进行偏移。在第一预定数量的部分相关运算完成之后，在步骤816，检测每个分块积分器中是否完成第二预定数量的部分相关运算。若每个分块积分器中没有完成第二预定数量的部分相关运算，重复步骤808直到每个分块积分器中完成第二预定数量的部分相关运算。在步骤818，对第二预定数量的部分相关运算作进一步信号处理。

图8中的方法还可以通过例如计算设备的运算部分执行一系列机器可读指令来实现。虽然其中的步骤依次列出，但是该方法也可以以不同的顺序或作为事件驱动进程实施。这些指令可以存储在各种类型的带有信号或数据存储的一级、二级或三级介质。该介质包括，例如，计算设备的元件可存取的RAM(未示出)或者存储于计算机设备元件中的RAM。无论是包含在RAM、磁盘或其他二级存储介质的指令都可以存储在各种机器可读数据存储介质中，例如DASD存储器(如常规“硬盘驱动器”或RAID阵列)，磁带、电子只读存储器(例如，ROM、EPROM或EEPROM)、闪存卡、光存储设备(例如，CD-ROM、WORM、DVD、数字光带)、纸带穿孔卡、或者包括数字和模拟传输介质的其他适当的数据存储介质。

本领域所属技术人员应当认识到，PRN码并不局限于C/A码，也可以采用其他类型的PRN码。另外，分块积分器的个数也不局限于上述实施例中给出的四个分块积分器。每个数据流也可以发送到一个或者多个分块积分器中。例如，数据流Ix可以发送到两个并行分块积分器中，第一个分块积分器相当于偶数相关器0、2，...510，第二个分块积分器相当于偶数相关器512、514，...，1022。

当然，IF信号处理单元产生的数据流不限于四个数据流。产生同相或正交数据流的时间间隔可以是“1/2 PRN码片”的函数。该时间间隔可以是1/4 PRN码片、1/8 PRN码片等其他码片的持续时间。例如，为提高PRN码片的搜索精度，在一些实施例中，以“1/4PRN码片”时间段产生同相或正交数据流，这意味着IF信号处理单元可以产生8个数据流。因此，MAC、分块积分器和移位寄存器组的个数会因为8个数据流而改变。术语“1/4 PRN码片”在这里是时间度量，指1/4 PRN码片的持续时间。

在上述实施例中的预积分结果是以PRN码速率产生。然而，在其他实施例中，预积分结果是以特定的速率产生，该特定速率可以是PRN码速率的函数。预积分结果可以是以PRN码速率的两倍、四倍等其他倍数的速率产生。例如，IF信号处理单元中的一个乘加器可以以两倍于PRN码的速率产生数据流中的预积分结果。因此，在，两个同相或正交数据流(Ix，Iy或Qx，Qy)产生的间隔时间段为“1/4 PRN码片”时间段。当然，可以产生更多的同相或正交的数据流，这取决于产生同相数据流Ix和Iy(或正交数据流Qx和Qy)之间的时间间隔。例如，在“1/8 PRN码片”时间段，可以产生4个同相或正交数据流。

更进一步地，在一些实施例中，IF信号处理单元可以只产生一个数据流。包括在数据流中的预积分结果可以以预定的速率产生。该预定的速率可以是PRN码速率的函数，例如PRN码速率、两倍PRN码速率、四倍PRN码速率等等。数据流可以被传送给多个分块积分器。每个分块积分器可以相当于前面所述的使用混合相关技术的多个相关器。

这里采用的术语和表述方式只是用于描述，并不应局限于这些术语和表述。使用这些术语和表述并不意味着排除任何示意和描述(或其中部分)的等效特征，应认识到可能存在的各种修改也应包含在权利要求范围内。其他修改、变化和替换也可能存在。相应的，权利要求应视为覆盖所有这些等效物。

Claims (18)

1.一种处理以预定采样频率数字化的扩频信号的装置，其特征在于所述处理以预定采样频率数字化的扩频信号的装置包括：

中频信号处理单元，其基于一个数字信号和第一本地参考信号及第二本地参考信号分别产生第一组和第二组数据流，每组数据流中的每个数据流每隔一个预定的时间段产生，第一组和第二组数据流中的每个数据流包括以预定速率产生的预积分结果；及

若干个分块积分器，连接于所述中频信号处理单元，每个积分器接收所述第一组和第二组数据流中的一个数据流及一个伪随机噪声码，并且基于该数据流及伪随机噪声码执行第一预定数量的部分相关运算。

2.根据权利要求1所述处理以预定采样频率数字化的扩频信号的装置，其特征在于：进一步包括码时钟发生器，连接至所述中频信号处理单元。

3.根据权利要求2所述处理以预定采样频率数字化的扩频信号的装置，其特征在于：进一步包括码发生器，连接至所述码时钟发生器，该码发生器产生若干个伪随机噪声码并且将每一个伪随机噪声码发送给所述每一个分块积分器。

4.根据权利要求1所述处理以预定采样频率数字化的扩频信号的装置，其特征在于：进一步包括信号发生器，连接于所述中频信号处理单元，该信号发生器产生所述的第一及第二本地参考信号，第一本地参考信号与第二本地参考信号是本地载波信号且彼此正交。

5.根据权利要求4所述处理以预定采样频率数字化的扩频信号的装置，其特征在于所述中频信号处理单元包括：

第一组乘加器单元，所述第一组乘加器单元包括多个乘加器单元，其中每个乘加器单元产生所述第一组数据流中的一个数据流中的预积分结果；及

第二组乘加器单元，所述第二组乘加器单元包括多个乘加器单元，其中每个乘加器单元产生所述第二组数据流中的一个数据流中的预积分结果。

6.根据权利要求1所述处理以预定采样频率数字化的扩频信号的装置，其特征在于进一步包括：

若干个移位寄存器组，每个移位寄存器组与所述中频信号处理单元及所述若干个分块积分器中的至少一个分块积分器连接，每个移位寄存器组存储所述第一组和第二组数据流中的一个数据流中的预定数量的预积分结果。

7.根据权利要求6所述处理以预定采样频率数字化的扩频信号的装置，其特征在于：所述每个分块积分器包括一个执行部分相关运算的并行乘加器单元，所述部分相关运算通过基于数据流中的预定数量的预积分结果和一段伪随机噪声码执行乘法和加法运算后获得。

8.根据权利要求6所述处理以预定采样频率数字化的扩频信号的装置，其特征在于进一步包括：

控制逻辑，连接于所述若干个分块积分器和一个存储单元。

9.根据权利要求6所述处理以预定采样频率数字化的扩频信号的装置，其特征在于进一步包括：

一个连接在所述中频信号处理单元和所述若干个移位寄存器组之间的异步接口。

10.根据权利要求1所述处理以预定采样频率数字化的扩频信号的装置，其特征在于：所述中频信号处理单元是连接于一模拟数字转换器，所述数字信号是以预定的采样频率经由该模拟数字转换器数字化产生的。

11.一种接收扩频信号的接收机，其特征在于所述接收扩频信号的接收机包括：

调谐器，将接收到的所述扩频信号从其原始频率转换为中频；

模拟数字转换器，连接至所述调谐器，其将所述中频信号以预定的采样频率转换为数字信号；

存储计算结果的存储单元；及

信号处理单元，连接至所述模拟数字转换器用于处理所述数字信号，该信号处理单元包括：

中频信号处理单元，其基于所述数字信号和第一本地参考信号及第二本地参考信号分别产生第一组和第二组数据流，每组数据流中的每个数据流每隔预定的时间段产生，第一组和第二组数据流中的每个数据流包括以预定速率产生的预积分结果；

若干个分块积分器，连接于所述中频信号处理单元，每个分块积分器接收所述第一组和第二组数据流中的一个数据流及一个伪随机噪声码，并且基于该数据流及伪随机噪声码执行第一预定数量的部分相关运算；及

控制逻辑，连接于所述若干个分块积分器和所述存储单元，该控制逻辑从所述存储单元读取存储的一个先前的部分相关运算结果，并且将当前的部分相关运算结果加到该先前的部分相关运算结果中获得修改后的部分相关运算结果，将该修改后的部分相关运算结果写回到所述存储单元中，所述的先前的部分相关运算结果和当前的部分相关运算结果是完整相关运算结果的一部分。

12.根据权利要求11所述的接收扩频信号的接收机，其特征在于：所述信号处理单元包括码时钟发生器，连接至所述中频信号处理单元。

13.根据权利要求12所述的接收扩频信号的接收机，其特征在于：所述信号处理单元包括码发生器，连接至所述码时钟发生器，该码发生器产生若干个伪随机噪声码并且将每一个伪随机噪声码发送给所述每一个分块积分器。

14.根据权利要求11所述的接收扩频信号的接收机，其特征在于：所述信号处理单元包括信号发生器，连接于所述中频信号处理单元，该信号发生器产生所述的第一及第二本地参考信号，第一本地参考信号与第二本地参考信号是本地载波信号且彼此正交。

15.根据权利要求14所述的接收扩频信号的接收机，其特征在于所述中频信号处理单元包括：

第一组乘加器单元，所述第一组乘加器单元包括多个乘加器单元，其中每个乘加器单元产生所述第一组数据流中的一个数据流中的预积分结果；及

第二组乘加器单元，所述第二组乘加器单元包括多个乘加器单元，其中每个乘加器单元所述第二组数据流中的一个数据流中的预积分结果。

16.根据权利要求11所述的接收扩频信号的接收机，其特征在于所述信号处理单元包括：

若干个移位寄存器组，每个移位寄存器组与所述中频信号处理单元及所述若干个分块积分器中的至少一个分块积分器连接，每个移位寄存器组存储所述第一组和第二组数据流中的一个数据流中的预定数量的预积分结果。

17.根据权利要求11所述的接收扩频信号的接收机，其特征在于：所述每个分块积分器包括一个执行部分相关运算的并行乘加器单元，所述部分相关运算通过基于数据流中的预定数量的预积分结果和一段伪随机噪声码执行乘法和加法运算后获得。

18.根据权利要求16所述的接收扩频信号的接收机，其特征在于：所述信号处理单元包括连接在所述中频信号处理单元和所述若干个移位寄存器组之间的异步接口。

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