CN200944233Y - 通用串行总线测试治具 - Google Patents

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王志
陈镇
赵骐
陈玄同
刘文涵
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Abstract

本实用新型公开一种通用串行总线测试治具，连接至计算机装置的通用串行总线收发器，包含通用串行总线收发器、串行接口、微处理控制器，该通用串行总线测试治具还包含：一速度测试数据处理模块与一读写测试数据处理模块，并列连接于串行接口与微处理控制器之间分别进行控制信号的传送/接收。速度测试数据处理模块包含一速度测试数据输入缓冲与一速度测试数据输出缓冲；读写测试的数据处理模块包含一读写测试数据输入缓冲、一储存器与一读写测试数据输出缓冲。因此，不仅增加了对数据信道进行读写数据的性能的测试，还将数据处理划分为速度处理和读写处理两个独立部分，进而避免两者之间互相影响，解决了提高测试速度和提高测试数据准确性的矛盾。

Description

通用串行总线测试治具
技术领域
本实用新型涉及一种测试治具，尤其涉及一种支持通用串行总线(Universal Serial Bus，USB)的测试治具。
背景技术
通用串行总线(Universal Serial Bus，USB)是一种用以连接计算机与具有通用串行总线收发器的多种外围设备并进行其相互之间通信的串行总线，作为一种标准接口，通用串行总线已经被广泛地应用于现有的个人计算机上。因此，对通用串行总线收发器的检测则成为整个个人计算机出厂前在测试过程中非常重要的测试项目之一。
在测试通用串行总线收发器时，为了按照统一的测试标准化，目前设计有通用串行总线治具作为测试设备。关于现有通用串行总线测试治具的硬件结构如图1所示。图1为现有技术的串行总线测试治具的硬件结构，如图所示，现有通用串行总线测试治具的硬件主要由通用串行总线收发器1、串行接口(SIE)2、数字信号处理器(DSP)3、锁相回路(PLL)4以及可抹除可程序化只读存储器(EPROM)5等几部份构成。
测试通用串行总线时，通用串行总线收发器1为通用串行总线提供USB1.1/2.0的全速实体接口；串行接口2主要用以完成通用串行总线数据的串/并双向转换，并按照USB1.1规范完成通用串行总线数据流的位填充/位反填充以及循环冗余校验码的产生和检错。数字信号处理器3管理来自通用串行总线设备控制接口的数据流，进而通过上述硬件共同协作则能够完成通用串行总线收发器的测试。
可以发现，整体测试大概上分为两大部分，一部分集中在通用串行总线的速度测试上，另一部分集中在通用串行总线传输的数据的正确性测试上。但往往这两个部分互为排斥，如果提高了测试速度，必然会导致数据的误差偏高，如果提高了测试的准确率，必然会导致速度的下降。
另外在实际测试时发现，最初为了节省成本，现有的通用串行总线设计测试治具仅实现了简单数据传输的部分，即仅对数据信道进行简单的功能性测试。然而随着测试流程的不断完善，以及各种新要求的不断提出，例如实现对数据信道进行读写数据的性能测试，或者如何解决目前通用串行总线的速度测试与通用串行总线传输数据的正确性测试的矛盾问题。由于目前现有通用串行总线测试治具的设计原因，很难适应并满足当前的新测试需求。
发明内容
本实用新型所要解决的技术问题在于提供一种通用串行总线测试治具，其不仅添加了对数据信道进行读写数据的性能测试，还可以化解执行通用串行总线的测试速度与传输数据正确率测试时所产生的矛盾。
本实用新型所提供的一种通用串行总线测试治具，连接至一计算机装置的通用串行总线收发器，用以接收测试数据以测试计算机装置的通用串行总线收发器的速度/准确性，其包含有：一微处理控制器；一通用串行总线收发器，其一端与计算机装置的通用串行总线收发器电性连接；一串行接口，与通用串行总线收发器的另一端电性连接；一速度测试数据处理模块，电性连接于串行接口与微处理控制器之间；及一读写测试数据处理模块，电性连接于串行接口与微处理控制器之间；其中速度测试数据处理模块与读写测试数据处理模块可与微处理控制器之间分别进行控制信号传送/接收。
其中速度测试数据处理模块还包含有：速度测试数据输入缓冲与速度测试数据输出缓冲，其中速度测试数据输入缓冲的输入端连接至串行接口，输出端连接至微处理控制器，并且速度测试数据输出缓冲的输入端连接至微处理控制器，其输出端连接至串行接口。
此外，读写测试数据处理模块还包含有：读写测试数据输入缓冲、储存器与读写测试数据输出缓冲，其中读写测试数据输入缓冲输入端连接至串行接口，储存器连接于读写测试数据输入缓冲的输出端与微处理控制器之间，读写测试数据输出缓冲的输入端连接至储存器，其输出端连接至串行接口。本实用新型的通用串行总线测试治具，还包含有一复杂可程序逻辑器(CPLD)，连接于储存器与微处理控制器之间。
相比于现有的通用串行总线测试治具，本实用新型的通用串行总线测试治具依照功能需求可在单一治具上同时提供两个相互独立的测试部份：速度测试数据处理模块与读写测试数据处理模块。因此，不仅增加了对数据信道进行读写数据的性能上的测试，还通过将数据处理划分为速度处理和读写处理两个独立部份，去除两者之间的耦合性，进而可避免两者之间的互相影响，解决了提高测试速度和提高测试数据准确性的矛盾。
附图说明
图1为现有技术的串行总线测试治具的硬件结构图；
图2为本实用新型的串行总线测试治具的硬件结构图；以及
图3为本实用新型的复杂可程序逻辑器的硬件结构及地址扩展原理图。
其中，附图标记：
1：通用串行总线收发器             2：串行接口
3：数字信号处理器                 4：锁相回路
5：可抹除可程序化只读存储器       10：通用串行总线收发器
20：串行接口                      30：微处理控制器
40：速度测试数据处理模块          42：速度测试数据输入缓冲
44：速度测试数据输出缓冲          50：读写测试数据处理模块
52：读写测试数据输入缓冲          54：读写测试数据输出缓冲
56：储存器                        58：复杂可程序逻辑器
具体实施方式
有关本实用新型的特征与实作，兹配合图示作最佳实施例详细说明如下。
如图2所示，图中表示了本实用新型的串行总线测试治具的硬件结构。如图所示，本实用新型的串行总线测试治具包含一通用串行总线收发器10、串行接(SIE)20、微处理控制器30，以及并列设置于串行接口20与微处理控制器30之间的速度测试数据处理模块40及读写测试数据处理模块50。
本实用新型的串行总线测试治具连接至一计算机装置的通用串行总线收发器(图中未显示)上，通用串行总线收发器10用以完成通用串行总线测试治具从通用串行总线的总线上接收和发送计算机装置传输的数据，其中符号D+、D-表示通用串行总线收发器10用于输出和接收数据的差分信号。接收的测试数据依照测试功能的不同，而分别送入至速度测试数据处理模块40和读写测试数据处理模块50中。换言之，用以测试速度的数据经串行接口20输入至速度测试数据处理模块40，而用以测试读写的数据则经串行接口20输入至读写测试数据处理模块50。
速度测试数据处理模块40的主要任务是完成通用串行总线测试治具与计算机装置的通用串行总线收发器的数据交换，如图2所示，速度测试数据处理模块40包含有一速度测试数据输入缓冲42与一速度测试数据输出缓冲44，以负责完成速度测试的数据缓冲。当输入的速度测试数据充满速度测试数据输入缓冲42中时，缓冲区会发出中断信号至微处理控制器30，例如8051核心。微处理控制器30接收到中断信号后，会判断是来自哪个缓冲区，当发现中断信号来自是速度缓冲区时，会丢弃数据并回复一个应答标志送入速度测试数据输出缓冲44，然后由串行接口20和通用串行总线收发器10将此应答标志传送至发送测试数据的计算机装置，以完成速度的测试。
读写测试数据处理模块50由读写测试数据输入缓冲52、读写测试数据输出缓冲54和储存器56组成，此部分负责完成读写测试的数据缓冲。当读写测试数据输入充满读写测试数据输入缓冲52时，缓冲区会发出一中断信号至微处理控制器30，微处理控制器30在接收到中断信号后，会判断是来自哪个缓冲区。当发现中断信号来自读写缓冲区的时候，微处理控制器30会开启储存器56，将接收的读写测试数据储存到储存器56，等到储存器56存满数据后，传送储存器56上数据至读写测试数据输出缓冲54，然后由串行接口20和通用串行总线收发器10将读写数据传送至计算机装置，以完成数据的校验。
本实用新型的通用串行总线测试治具通过将数据处理划分为独立的速度处理和读写处理部分，进而可避免两者之间的互相影响，同时实现通用串行总线的速度测试及传输数据校验，解决了提高测试速度和提高测试数据准确性的矛盾。
此外，在进行通用串行总线测试治具开发时，诸如8051核心的微处理控制器只提供16位的地址线，因此可以存取的储存空间比较小，限制了读写测试的测试。因此，较佳的是添加一复杂可程序逻辑器(Complex ProgrammableLogic Device，CPLD)，以扩展地址总线，便于增加读写测试的覆盖率。
具体硬件如图3所示，此图为本实用新型的复杂可程序逻辑器的硬件结构及地址扩展原理图。
如图3所示，在储存器56与微处理控制器30之间连接一复杂可程序逻辑器58。例如8051核心的微处理控制器30只提供16位地址线，其存取最多达到216字节，也就是64KB字节。当数据需要储存在更大的地址范围时，8051核心则可通过实施控制信号至复杂可程序逻辑器58，进而再添加若干地址信号，使地址范围扩大。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的普通技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (4)

1.一种通用串行总线测试治具，连接至一计算机装置的通用串行总线收发器，用以接收测试数据以测试该计算机装置的通用串行总线收发器的速度与准确性，其特征在于，包含：
一微处理控制器；
一通用串行总线收发器，其一端与该计算机装置的该通用串行总线收发器电性连接；
一串行接口，与该通用串行总线收发器的另一端电性连接；
一速度测试数据处理模块，电性连接于该串行接口与该微处理控制器之间；及
一读写测试数据处理模块，电性连接于该串行接口与该微处理控制器之间；
其中，该速度测试数据处理模块与该读写测试数据处理模块可与该微处理控制器之间分别进行控制信号传送与接收。
2.根据权利要求1所述的通用串行总线测试治具，其特征在于，还包含有一复杂可程序逻辑器，连接于该储存器与该微处理控制器之间。
3.根据权利要求1所述的通用串行总线测试治具，其特征在于，该速度测试数据处理模块还包含有：
一速度测试数据输入缓冲，其输入端连接至该串行接口，其输出端连接至该微处理控制器；及
一速度测试数据输出缓冲，其输入端连接至该微处理控制器，其输出端连接至该串行接口。
4.根据权利要求1所述的通用串行总线测试治具，其特征在于，该读写测试数据处理模块还包含有：
一读写测试数据输入缓冲，其输入端连接至该串行接口；
一储存器，连接于该读写测试数据输入缓冲的输出端与该微处理控制器之间；及
一读写测试数据输出缓冲，其输入端连接至该储存器，其输出端连接至该串行接口。
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